構(gòu)建片上系統(tǒng)：兼容性是構(gòu)建 SoC 的關(guān)鍵，正如這個虛構(gòu)的 IC 設(shè)計所說明的那樣。為了構(gòu)建它，一家無晶圓廠半導(dǎo)體公司使用了從幾家 IP 公司獲得的知識產(chǎn)權(quán) （IP） 塊。無晶圓廠設(shè)計人員必須確保所有模塊都能協(xié)同工作，并與選擇制造芯片的代工廠的半導(dǎo)體工藝兼容。

過去十年中，為系統(tǒng)制造商提供專用 IC （ASIC） 的小型 IC 設(shè)計公司數(shù)量激增。這些無晶圓廠企業(yè)之所以這樣稱呼，是因?yàn)樗麄儗?IC 制造外包給商業(yè)硅芯片代工廠，啟動成本相對較低，但如果市場采用他們的產(chǎn)品，則可以獲得豐厚的回報。在豐富的設(shè)計工具的支持下，他們已經(jīng)與 IBM、英特爾、摩托羅拉和德州儀器等歷史悠久的大型芯片制造商并駕齊驅(qū)。

最近，電路特性的縮小和晶體管密度的上升催生了令人驚訝的片上系統(tǒng) （SoC）[見圖 1]，其中手機(jī)所需的大部分或全部電路都安裝在單個 IC 上。如今，這些 SoC 通常包含模擬、射頻和混合信號組件，以滿足通信應(yīng)用不斷增長的需求。

盡管如此，雄心勃勃的 SoC 努力也有可能因自身的成功而窒息：芯片上可部署晶體管的數(shù)量遠(yuǎn)遠(yuǎn)超過了設(shè)計團(tuán)隊安排它們以執(zhí)行有意義功能的能力。顯然，SoC 設(shè)計人員需要來自設(shè)計與其他 SoC 元件一起使用的電路模塊的知識產(chǎn)權(quán) （IP） 提供商的意見。此外，他們還需要能夠?qū)?IP 庫與普通的電路大小、布局和布線快速集成的設(shè)計工具。

簡而言之，電子設(shè)計自動化 （EDA） 必須做的不僅僅是跟上制造技術(shù)的步伐。它還必須接受已經(jīng)塑造其前景的三個顛覆性變化，進(jìn)而影響更大的 IC 制造行業(yè)的前景。首先，SoC 和系統(tǒng)級封裝應(yīng)用越來越復(fù)雜，尤其是那些具有大塊模擬和 RF 組件的應(yīng)用。其次，無晶圓廠半導(dǎo)體公司需要開發(fā)商業(yè)模式，將基于 IP 的設(shè)計發(fā)送給代工廠或合同制造商。第三，SoC 設(shè)計人員需要新的集成分層設(shè)計流程（從高級概念到網(wǎng)表和有線門），以實(shí)現(xiàn) IP 創(chuàng)建和廣泛重用。總而言之，滿足這些需求的答案將塑造 SoC 和 ASIC 創(chuàng)新如何被超大規(guī)模電路捕獲和利用。EDA 工具對于快速、廉價地向 IC 設(shè)計公司交付半導(dǎo)體 IP 至關(guān)重要，即使對于小批量應(yīng)用也是如此。

利潤和巨大的市場增長就在前方。商業(yè) IP 是價值 8000 億美元的 IC 市場中最繁榮的領(lǐng)域之一。它由第三方開發(fā)的邏輯、存儲器和處理器內(nèi)核組成，供小型設(shè)計公司和大型 IC 制造商重復(fù)使用，2000 年的總收入為 6.9 億美元，比 1999 年高出 48%。理想的情況是使設(shè)計人員能夠從不同 IP 供應(yīng)商制造的混合搭配產(chǎn)品中快速將 SoC 插入在一起 [見下表]。

對片上系統(tǒng)的需求

SoC 被許多人譽(yù)為系統(tǒng)設(shè)計的圣杯，它結(jié)合了多個子系統(tǒng)，節(jié)省了電路板空間和功耗，并增強(qiáng)了性能。1995 年，SoC 擁有數(shù)十萬個門、單個可編程微處理器內(nèi)核和片上存儲器。如今，單個芯片上的數(shù)字、模擬和 RF 功能更加多樣化。一個很好的例子是日本大阪的 Matsushita 開發(fā)的用于 DVD 系統(tǒng)的超級光盤控制器。該 SoC 將三個芯片的內(nèi)容合二為一，降低了功耗和空間要求，同時將播放速度提高了一倍以上。

SoC 由單元和可能可重復(fù)使用的 IP 塊組成，這些塊可以在應(yīng)用程序之間回收。示例包括數(shù)字信號處理器內(nèi)核，如德州儀器 （TI） 的 TMS320C55x 系列和 Analog Devices 的 ADSP-21535。內(nèi)存子系統(tǒng)也可以從第三方供應(yīng)商處購買，作為嵌入到 SoC 中的模塊。

為了促進(jìn) IP 可移植性，SoC 行業(yè)于 1996 年成立了虛擬套接字接口聯(lián)盟 （VSIA）。該聯(lián)盟促進(jìn)了來自多個來源的 IP 的混合和匹配，并簡化了稱為測試臺的激勵反應(yīng)檢查的開發(fā)。使用定義標(biāo)準(zhǔn)接口的虛擬套接字概念，原則上可以在功能和物理層面上組裝預(yù)先驗(yàn)證的 IP。換句話說，這些部分將作為一個系統(tǒng)以電子方式一起播放，并在芯片上組裝在一起。

為了確保高可靠性，VSIA 最近成立了一個由七個組織（ARM、Fujitsu、IC-Cad Solutions、Intel、VSIA 日本特別興趣小組 [JSIG]、Mentor Graphics 和 Synopsys）的代表組成的研究小組。他們的目標(biāo)是制定一種全面的方法來衡量決定 IP 和 SoC 質(zhì)量的因素。這些因素包括設(shè)計創(chuàng)作（定義和記錄功能塊的安排和交互）、設(shè)計驗(yàn)證、系統(tǒng)級驗(yàn)證、制造和流程成熟度開發(fā)。

事實(shí)上，VSIA 的第 10 開發(fā)工作組是一個質(zhì)量研究小組，主要關(guān)注如何最好地實(shí)現(xiàn)通信和接口、進(jìn)行驗(yàn)證、量化信號完整性以及保護(hù) IP 開發(fā)人員免受未經(jīng)授權(quán)使用其設(shè)計。因此，IP 提供商和 IP 集成商將能夠使用通用屬性來快速評估單個 IP 模塊或整個 SoC 的質(zhì)量。

關(guān)鍵約束

產(chǎn)品生命周期越短，SoC 設(shè)計流程滿足上市時間和量產(chǎn)時間目標(biāo)的壓力就越大。中等復(fù)雜度的數(shù)字 IC 設(shè)計可能已經(jīng)發(fā)現(xiàn) 18-24 個月足以開發(fā)到市場;但現(xiàn)在，對于具有模擬元件的高度復(fù)雜 SoC 的多媒體、無線和加密設(shè)計，只允許六個月的時間。

考慮一下，一個由 10 名工程師組成的設(shè)計團(tuán)隊在 20 個月的開發(fā)階段，僅就工資和間接費(fèi)用而言，每位工程師每年的開發(fā)成本可能超過 225000 美元，相當(dāng)于大約 450 萬美元的開發(fā)成本。顯然，更短的上市時間將降低前端成本，并在長期內(nèi)產(chǎn)生更大的收入。通過改進(jìn)現(xiàn)有 EDA 工具、利用這些工具的新方法以及在 SoC 中廣泛部署可重用 IP，生產(chǎn)力將得到提高。

對于中等復(fù)雜度的 SoC，計算機(jī)輔助設(shè)計工具被廣泛用于優(yōu)化設(shè)計流程。但是，將復(fù)雜的系統(tǒng)需求全面映射到可綜合的高級架構(gòu)中通常很困難，有時甚至是不可能的。因此，EDA 工具必須加倍確保在制造之前滿足設(shè)計人員的空間、功耗和時序約束。

另一個挑戰(zhàn)是將模擬功能整合到數(shù)字設(shè)計流程中。保守預(yù)測表明，此類 SoC 將從 1997 年 SoC 總數(shù)的不到 20% 增長到今年年底的 60% 以上，混合信號 IC 總收入將超過 220 億美元。這顯然是一種商業(yè)激勵。

模擬（低頻和越來越多的高頻）電路世界的結(jié)構(gòu)不如數(shù)字電路，因此范式轉(zhuǎn)變目前正在重塑 EDA 行業(yè)。雖然設(shè)計流程以不斷提高的數(shù)字組件性能為中心，但修訂后的方法必須系統(tǒng)地包含數(shù)字和模擬組件，并充分利用可重用的 IP。

一個恰當(dāng)?shù)睦由婕皝碜约永Ｄ醽喼菔ズ稳膬杉夜荆河芯€和無線 IP 通信電路提供商 inSilicon Corp. 和 SoC 開發(fā)商 Palmchip Corp.。這對公司已聯(lián)手提供特定于應(yīng)用的 SoC。InSilicon 的 IP 產(chǎn)品組合擁有 700 多個模擬和混合信號 IP 內(nèi)核。該公司的 IP 將用于 CoreFrame，這是 Palmchip 的片上互連架構(gòu)，其綜合友好環(huán)境有助于從多個來源即插即用 IP。

一般來說，未來的設(shè)計流程將濾波器、放大器和鎖相環(huán)識別為塊，每個塊都被提煉成其組成部分——所謂的標(biāo)準(zhǔn)宏單元，如比較器和逆變器——最終到達(dá)物理晶體管、電阻器、電容器和電感器。在每個細(xì)化級別，執(zhí)行一個自上而下的綜合，然后是自下而上的布局和驗(yàn)證循環(huán)。這個過程為下一個較低級別的粒度建立了規(guī)范 -- 將宏劃分為更小的實(shí)體，稱為子塊 -- 以及每個塊上要傳遞到下一個級別的約束 [見圖]。

關(guān)鍵設(shè)計流程細(xì)節(jié)也必須改變。例如，目前，綜合工具結(jié)合了線負(fù)載的統(tǒng)計模型，這些模型為互連分配了電容和電阻等集總電路參數(shù);這考慮了 parasitics 和 load-dependent timing constraints。但是，向深亞微米技術(shù)和更小柵寬的遷移需要全波解決方案。

混合搭配知識產(chǎn)權(quán)

支撐復(fù)雜的 SoC 設(shè)計和制造過程所需的資金令人望而卻步，只有最大的 IC 制造商才能負(fù)擔(dān)得起運(yùn)營自己的代工廠。很快，隨著新工廠每座工廠接近 25 億美元，許多芯片制造商將更難證明擁有專用設(shè)施的合理性。這些固定成本幾乎本身就導(dǎo)致了專門的代工服務(wù)的出現(xiàn)，其唯一業(yè)務(wù)是定制（和大批量）IC 制造。像 UMC 和 TSMC 這樣的第一批商品代工廠出現(xiàn)在 1980 年代初期和中期。這些專營代工廠制造了當(dāng)今所有 IC 的 12%，預(yù)計到 2004 年將達(dá)到 26%。

因此，摩托羅拉、LSI Logic、Chip Express 和 Samsung 等小型、中型甚至大型公司都減少了對內(nèi)部代工廠的依賴。相反，他們?yōu)榭蛻籼峁┮?guī)劃、設(shè)計、組裝和測試方面的專業(yè)知識，并將 IC 制造的負(fù)擔(dān)留給專門的、純粹的代工廠，如 TSMC、Chartered、UMC 和 Siterra。事實(shí)上，摩托羅拉的半導(dǎo)體產(chǎn)品部門計劃到 2002 年底將其一半的現(xiàn)成芯片生產(chǎn)外包出去。然而，就在 1998 年，其芯片中只有不到 6% 是在國外制造的。

這些無晶圓廠業(yè)務(wù)具有引人注目的優(yōu)勢。如果沒有巨大的固定代工成本，即使是低 SoC 產(chǎn)量也能盈利。設(shè)計方法可以從那些提供最佳單一用途或點(diǎn)解決方案的 EDA 供應(yīng)商那里采用。作為客戶和代工廠之間的第三方，無晶圓廠業(yè)務(wù)沒有利益沖突;可以采購和制造 IP 以最好地解決技術(shù)目標(biāo)。

不利的一面是，無晶圓廠 SoC 設(shè)計公司可能缺乏代工產(chǎn)能。雖然目前還不是問題，但由于代工總利用率低于 40%，處于歷史最低水平，它可能會成為一個問題。一種補(bǔ)救措施是與鑄造廠結(jié)成戰(zhàn)略聯(lián)盟，甚至獲得它們的部分所有權(quán)，以確保在產(chǎn)能分配方面有發(fā)言權(quán)。盡管如此，通過第三方 EDA 工具設(shè)計 SoC、購買或許可 IP 以及外包 IC 制造需要一個有凝聚力、高度復(fù)雜的商業(yè)模式。

IP 設(shè)計機(jī)會

綜合電路中包含的 IP 可以劃分為功能塊，用于不同的設(shè)計和不同的應(yīng)用。最早實(shí)現(xiàn)可重用 IP 優(yōu)勢的設(shè)計團(tuán)隊是大型 IC 制造商。在 1990 年代中期，Intel、ARM 和 MIPS Technologies 開始開發(fā)嵌入式處理器內(nèi)核，其中包含針對應(yīng)用量身定制的指令集。全球標(biāo)準(zhǔn)化計劃，如系統(tǒng)級設(shè)計語言 （SLDL），它簡化了 IP 創(chuàng)作和 SoC 集成流程，以及 VSIA 的虛擬組件接口標(biāo)準(zhǔn)，它在 IP 塊之間提供了定義明確和開放的數(shù)據(jù)通信協(xié)議，促進(jìn)了這一趨勢。

如今，越來越多的 IP 供應(yīng)商正在提供各種主要嵌入式組件，用于數(shù)字重用。這些組件是現(xiàn)成的并集成到 SoC 中，可以提高設(shè)計人員的工作效率。此外，一旦普遍使用嵌入式可重編程邏輯來定制 IP 模塊，就更容易將 IP 模塊重新定位到其他特定應(yīng)用，從而進(jìn)一步提高生產(chǎn)力。

混合信號屬性

數(shù)字 IP 處理二進(jìn)制信號，而模擬 IP 處理電壓精確指定的連續(xù)信號。對于 SoC 設(shè)計公司來說，這是一個更難的問題。一方面，用于 digital designs 的硬件描述語言包含不能用于創(chuàng)建 analog blocks 的 synthizing 選項。隨著過去幾年 VHDL 以及模擬和混合信號工具（如 Avanti 的 Varias、Cadence 的 AMSDesigner 和 Mentor Graphics 的 Advance-MS）的問世，可以仿真數(shù)字和模擬信號響應(yīng)。但仿真是初級的，只能在 HDL 數(shù)字描述和基于 Spice 的模擬電路模型之間切換。

還要記住，模擬系統(tǒng)是由增益、噪聲、轉(zhuǎn)換速率和共模抑制等參數(shù)指定的。因此，與數(shù)字設(shè)計相比，整體 IP 性能更多地取決于制造工藝。因此，任何可重用的模擬 IP 都以硬形式提供：它作為物理布局和布線電路提供，并添加到設(shè)計的其余部分。

可重復(fù)使用的模擬和數(shù)字 IP 的組合通常會得到普及。如今 25% 的 SoC 中已經(jīng)發(fā)現(xiàn)了 IP，而且在五年內(nèi)可能會增加兩倍。模擬部分可能已經(jīng)吸收了一半以上的設(shè)計工作。特別是對于無晶圓廠公司來說，重新定位和重用模擬 IP 將是成功的先決條件。認(rèn)識到這一趨勢，作為全球最大的專營代工廠，臺積電已經(jīng)將其 0.18 μm CMOS 技術(shù)的工藝數(shù)據(jù)交付給一些模擬 EDA 綜合工具供應(yīng)商。如果模擬庫要鏈接到底層物理深亞微米技術(shù)，那么這樣的過程信息至關(guān)重要。

為了提高生產(chǎn)力，第三方 IP 供應(yīng)商必須提供數(shù)字以及模擬和混合信號 IP 作為標(biāo)準(zhǔn)庫，并集成到 EDA 設(shè)計流程中。至于設(shè)計公司使用的工具集，他們必須足夠靈活，以管理并發(fā)的硬件和軟件協(xié)同設(shè)計。線性、自上而下的設(shè)計流程以及軟件和硬件設(shè)計的分離將成為過去。借助新的設(shè)計流程，設(shè)計人員可以將性能作為將 SoC 劃分為硬件和軟件組件的標(biāo)準(zhǔn)，并整合數(shù)字和模擬可重用 IP 以加快設(shè)計過程。IP 將通過具有即插即用功能的標(biāo)準(zhǔn)接口或包裝器提供。

雖然大多數(shù)工程師認(rèn)為這樣的發(fā)展是一個遙遠(yuǎn)的夢想，但有一小部分工程師歡迎在兩三年內(nèi)推出預(yù)設(shè)計、預(yù)先驗(yàn)證、即插即用的 IP 內(nèi)核。他們希望 IC 設(shè)計公司能夠快速將這些內(nèi)核放置并布線到其客戶應(yīng)用的標(biāo)準(zhǔn) SoC 模板中。畢竟，他們可以指向已經(jīng)發(fā)布的加利福尼亞州紐瓦克和法國格勒諾布爾的 Design-Reuse 的 Design and Reuse IP 目錄 （www.us.design-reuse. com），其中包含來自 190 家公司的 1700 多個內(nèi)核。雖然該目錄在模擬方面沒有那么廣泛，并且缺乏即插即用的 IP 功能，但它表明了 IP 市場將如何發(fā)展。

通道尺寸為 0.1 μm 的下一代 IC 技術(shù)可能會導(dǎo)致漫長的生產(chǎn)過程：僅掩模就需要三個月的時間才能完成，每個掩模的成本超過 800 000 美元。當(dāng)掩模需要額外的功能來容納混合信號芯片的模擬部分時，成本會更高。然后，300 毫米晶圓的激增也將引發(fā)規(guī)模經(jīng)濟(jì)問題，因?yàn)樵O(shè)計公司可以更好地預(yù)測客戶需求并自動化制造以有效地填充晶圓。事實(shí)上，更大的晶圓可能會成為無晶圓廠公司的問題，因?yàn)檫@些公司只需要小批量的芯片來供應(yīng)利基市場;相反，他們可能不得不轉(zhuǎn)向更通用、特定于應(yīng)用程序、可重新配置和可重新定位的系統(tǒng)。當(dāng)然，這些需求將要求設(shè)計工具供應(yīng)商進(jìn)行更多的集成和創(chuàng)新。