1. 引言

隨著FPGA的設計速度和容量的明顯增長，當前流行的FPGA芯片都提供高速總線，例如DDR內存總線，PCI-X總線、SPI總線；針對超高速的數據傳輸，FPGA通過集成SerDes提供高速串行IO，支持各種諸如PCI-E、GBE、XAUI等高速串行總線協(xié)議，為各種不同標準的高速傳輸提供極大的靈活性。典型的高速FPGA器件提供的每一條物理鏈路的速度從200Mbps到高達10Gbps，高速IO的測試和驗證更成為傳統(tǒng)專注于FPGA內部邏輯設計的設計人員面臨的巨大挑戰(zhàn)。這些挑戰(zhàn)使設計人員非常容易會把絕大部分設計周期時間放在調試和檢驗設計上。

為了加速對于FPGA中高速并行和串行總線的調試和驗證，它需要使用新的高速信號完整性測試工具和分析方法。本文根據當前FPGA的高速總線測試和分析，提供了最新的方法和工具。

圖1是一個典型FPGA的提供的各種高速接口。對于這些速度從200M到高達10G的高速總線，信號完整性的測試和分析是保證設計成功的基礎和關鍵。

圖1 典型FPGA的提供的各種高速接口
2. 高速串行總線眼圖測試

對于采用內嵌SERDES電路的FPGA芯片，其高速串行信號進行測試和驗證，最基本的工具是通過示波器進行對其眼圖測試。因為眼圖能夠非常直觀的反映一條被測信號路徑上的整體信號質量問題，包括信號的抖動量大小（眼寬）以及幅度的大?。ㄑ鄹撸┑戎匾畔?。圖2是一個高速數據信號的眼圖形成的過程。

圖2 眼圖的形成過程

從眼圖的形成過程可以看出，一個NRZ編碼的高速數據無論傳輸何種碼流，都可以看作一個重復信號，經過一定時間和樣本數的累計，它反映整個傳輸鏈路上的總體信號質量。

3. 選擇合適的眼圖測試工具

3.1 示波器帶寬的要求

示波器是進行高速串行信號眼圖測試的首選工具。無論是用高速實時示波器還是采樣示波器（Sampling Scope）得到眼圖，帶寬是對示波器的基本要求。以一個NRZ編碼的高速串行總線為例，它理想的波形是一個方波信號，方波信號是由它的基波（正弦波）和奇次諧波（3次，5次，7次…）組成。根據信號的傳輸速率和上升時間，選擇盡量高帶寬和最快上升時間的示波器，這樣測試結果保留更多的諧波分量，構建高精度的眼圖測試結果。
示波器帶寬反映了對被測信號幅度上的衰減，而示波器上升時間決定了對被測信號上升時間測試的誤差。經典的示波器帶寬和上升時間的關系為：帶寬×上升時間＝0.35－0.45，0.35-0.45為常系數。每一個高性能示波器除了提供帶寬的指標外，還會給出上升時間，表征其對階躍信號的測試能力和精度。示波器測試結果的經驗公式為：