*系統(tǒng)時鐘管理-具有4個DCM數字時鐘管理器

　　先進的時鐘管理為高性能電路的設計者提供了更大的靈活性和更強的控制能力， 見圖1(b)所示。最多四個數字時鐘管理器(DCM)，并帶有9個外部輸出；8個預設的全球時鐘網絡，即8根全局時鐘線路和豐富的尋址。

　　*嵌入式乘法器

　　專用的硅資源允許充分地自定義數據路徑，并獲得最佳DSP性能，見圖1(c)所示。 最多104個18×18乘法器，該乘法器模塊允許兩個18位二進制作為輸入并計算輸出36位結果，見圖所示；而專用的進位邏輯和高效級聯，可實現更多功能。

　　*SelectIO-超級連接

　　每個I/O針腳都支持24個通用I/O標準中的任意一個，所以Spanan-3 FPGA可以最低的成本提供最靈活的連接，即可編程I/O技術；支持PCI、HSTL、SSSL、超傳送(HyperTransport)、LVDS、RSDS、LVPECL、LVPEL、LVCMOS及更多。

　　2.14邏輯資源

　　豐富的邏輯單元，寄存器具有移位能力；18X18乘法器；JTAG邏輯與IEEEll49.1/1532說明兼容。

　　2.15 可以被Xilinx ISE(系統(tǒng)內仿真器)開發(fā)系統(tǒng)支持。即綜合、映射、替代和尋址。

　　Spartan-3設備以最低成本提供高密度的FPGA，這使得它們非常適合于數量大、注重成本、以DSP為核心的應用程序。

　　即嵌入式18×18乘法器(最多104個)、每秒最多3300億次乘法和累加運算(MAC/s)、優(yōu)秀的高速DSP功能的并行實現能力、靈活的串聯架構，可實現成本/功能需求的最佳組合，見圖所示最大的成本/性能靈活性。預驗證的DSP算法和核心，即濾波器、檢波、變換、算法、FEC、相關器。

　　2.2 Spartan-3獨特的器件結構

　　Spartan-3系列的結構可由5個基本的可編程功能模塊組成，分別是可配置邏輯模塊(CLB)，輸入/輸出模塊(IOB)、BlockRAM、乘法器模塊和數字時鐘管理器(DCM)。這些 小模塊的組成如圖2所示。一系列IOB模塊沿芯片的邊沿分布，圍繞著一組按規(guī)則排列的CLB模塊。如XC3S50型只有一個按列排列的BlockRAM嵌在陣列中，XC3S200型到XC3S2000小型有兩個按列排列的BlockRAM，而XC3S4000和XC3S5000有4個BlockRAM。每個列狀BLockRAM是由幾個18kbRAM模塊組成，每個模塊與專用乘法器有受.。DCM放在BLockRAM的外端。

　　由上所見， FPGA解決方案的可編程特性降低了新系統(tǒng)設計的內在開發(fā)風險。由于擁有諸如多個I/O槽、片上數字時鐘管理器、以及大量的Block存儲器和分布式存儲器等其它功能，Spartan-3也可以高效實現許多控制/膠合邏輯功能，有效減小了系統(tǒng)的尺寸、復雜度和成本。