3D-IC 和異構芯片將使物理布局工具發(fā)生重大改變，其中 Chiplet 的放置和信號的布線會對整體系統(tǒng)的性能和可靠性產生重大影響。

EDA 供應商非常清楚這些問題，并正在努力尋找解決方案。3D-IC 面臨的最大挑戰(zhàn)是散熱。邏輯通常會產生最多的熱量，而將邏輯芯片堆疊在其他邏輯芯片之上需要一種方法來散熱。在平面 SoC 中，這通常依賴散熱器或基板來處理。但在 3D-IC 中，需要減薄基板以盡量縮短信號必須傳輸的距離，這會降低基板的傳熱能力。此外，熱量可能會滯留在芯片之間，因此散熱器不再備選。解決這個問題的方法是仔細配置不同的層，以便熱量分散到整個芯片上，或限制其在可以有效去除熱量的區(qū)域，這需要內置到自動化工具中。

Alphawave Semi 首席技術官 Tony Chan Carusone 表示：「向 Chiplet 設計范式的過渡將影響現(xiàn)代布局布線設計流程，需要優(yōu)化芯片之間的邏輯分區(qū)。這意味著基于芯片的系統(tǒng)的布局布線設計流程必須考慮多芯片集成、異構技術的潛力，并管理高密度芯片間互連的復雜性。這將需要了解不同制造和封裝技術提供的可能性和限制。」

經過數十年關于堆疊芯片的討論和 PowerPoint 演示，芯片行業(yè)已經沒有其他選擇了。芯片制造商已經在設計邏輯芯片堆疊和存儲芯片堆疊，并且隨著平面縮放的成本不斷增加，依賴某種類型的高級封裝和 Chiplet 的系統(tǒng)設計是提高性能的最佳選擇，尤其是對于人工智能和其他高性能計算應用。

事實上，Yole 預測，從 2025 年開始，大多數服務器芯片將使用 Chiplet 構建，超過 50% 的批量客戶端 PC 將使用 Chiplet。這些數字增加了對適應工具和工作流程需求的緊迫性。

布局規(guī)劃、布局、時鐘和布線是布局布線流程的四個主要階段。布局規(guī)劃探索發(fā)生在流程的早期，設計師將大型功能模塊放置在芯片的不同區(qū)域，確定連接性，以及應該將哪個模塊放在什么旁邊。在此階段，模塊具有將整個芯片區(qū)域劃分為粗分區(qū)的邊界。然后將標準單元作為定義的模塊放置在每個邊界內。這些是遵守代工廠設計審查手冊中規(guī)定的小型庫單元。然后，它們根據本地連接通過互連相互布線。從總體上看，布局規(guī)劃步驟包含頂層連接的抽象視圖。

「在實際布局中，你是在對所有標準單元和宏進行詳細布局，」Cadence 產品管理組總監(jiān) Vinay Patwardhan 說道?！覆季€是連接它們的下一步。每到下一個階段，設計中的信息都會越來越多?！?/span>

關于材料的基本決定，例如是否使用銅或光互連，是在早期探索階段或系統(tǒng)設計階段，甚至在平面規(guī)劃之前就已簽署的。

雖然這些步驟仍然按照傳統(tǒng)順序執(zhí)行，但游戲已經從經典棋局轉變?yōu)槿S國際象棋。Synopsys 3D-IC 產品管理高級總監(jiān) Kenneth Larsen 表示：「現(xiàn)在有點復雜了。當我們談論 2.5/3D 以及向多芯片設計的過渡時，芯片之間的距離非常近，這帶來了許多新挑戰(zhàn)。當我們構建具有多個硅芯片的系統(tǒng)時，它們會非常緊密地連接在一起。它們可能堆疊在一起，并且會相互影響。其中一個問題是向系統(tǒng)供電。另一個問題是熱問題，因為距離很近。熱問題正在成為一階效應，而將零件放入布局規(guī)劃中的位置可能會影響設計中的熱量或溫度逸出?！?/span>

現(xiàn)在，所有這些都發(fā)生在三維空間中，設計中必須考慮到每個維度。Patwardhan 說：「現(xiàn)在，你不僅要考慮平面檢查，還要考慮放置物體與頂層和底層之間的相互作用，而不是只考慮平面檢查。在 3D-IC 堆疊芯片設計中，下層很多時候位于高級封裝的頂部，它與旁邊的 HBM 或其他存儲元件通信，也與位于其頂部的物體通信。你需要在 z 維度上觀察來自頂部芯片的耦合效應，觀察增加的電阻率，還要觀察存在同步時鐘的跨芯片的時序路徑。必須在放置流程的早期對兩個芯片之間的緊密通信進行建模，在規(guī)劃芯片間連接流程時也是如此?！?/span>

這里還有另一個重要方面需要考慮?！赣捎谶@些都是堆疊的金屬連接，因此金屬層之間的高導電性，會產生煙囪效應，在高功率密度區(qū)域可能會出現(xiàn)非常高的散熱量，」Patwardhan 說。「你可能滿足了時序或功率要求，但你可能沒有將熱作為一級效應考慮在內，現(xiàn)在你必須這樣做了?！?/span>

熱效應

人們越來越意識到熱效應（尤其是 3D 結構中的熱串擾）的重要性，這影響了設計團隊在此過程中的工作方式，打破了專業(yè)之間的壁壘。「熱問題一直是一個難題，」Larsen 說?！敢郧?，你把它丟給專家，他會回應說，『我們有一個熱問題，你需要限制芯片。』但現(xiàn)在，我們在設計過程中更早地引入了這些多物理效應的模擬，比 10 年前更早?！?/span>

西門子 EDA 研發(fā)總監(jiān) Kai-Yuan (Kevin) Chao 對此表示贊同?！肝锢碓O計中的熱規(guī)劃至關重要，因為大多數高性能 CPU 都具有加速和功率節(jié)流功能，以管理硬限晶體管結溫，從而確保芯片可靠性。簡而言之，使用平面圖進行最壞情況下的功率瓦特熱模擬的固定狀態(tài)，其意義不如在多個細分市場中模擬目標應用工作負載的意義，這些工作負載在不同內核和內存上運行，在該產品的冷卻使用下以各種組合運行?！?/span>

減少熱傳感器之間的節(jié)流裕度對于測量最關鍵工作負載引起的熱點非常重要。這決定了不同處理元件之間的距離，以及/或者如何劃分和優(yōu)先處理各種操作。

Chao 指出：「由于電壓/頻率上下限的持續(xù)時間會影響性能和計算吞吐量，因此還需要瞬態(tài)熱功率斜坡建模和內部模擬調整溫度敏感參數（如泄漏）。」集成穩(wěn)壓器電感器和用于封裝設計和冷卻設計系統(tǒng)的走線也需要來自芯片設計的早期功率和熱圖，以協(xié)調組裝和產品發(fā)布。因此，從 RTL 前架構階段到最終的流片前布局階段，物理平面圖（包括 I/O）和一致的功率瓦特收斂也很重要。」

圖 1：布局規(guī)劃與熱管理的相互作用。來源：Synopsys

甚至在設計師深入研究復雜的多物理場之前，布局規(guī)劃就可以提示哪里可能存在熱問題。Arteris 產品管理和營銷副總裁 Andy Nightingale 表示：「一旦我們在屏幕上看到布局視圖并開始進行 NoC 設計，我們就可以看到哪里存在擁塞點。這些高密度連接可以被視為設計中的熱點?！?/span>

所有這些都凸顯了為什么 EDA 公司鼓勵用戶 shift left。Patwardhan 說：「如果你在進行信號完整性感知布線，你必須在流程早期進行建模。你的模型有多好將決定你在設計階段結束時的準確性有多強。我們必須在流程的早期階段進行一些額外的簽核檢查或熱分析檢查，以及信號和電源完整性分析。因此，如果我們談論的是單元級別的多芯片布局，無論它們是 2.5D 配置，還是堆疊芯片配置，許多系統(tǒng)級簽核檢查都必須在實施流程的早期進行建模。我們必須想出新的抽象方法，一些新的方法讓布局環(huán)境處理多個對象，一次優(yōu)化更多參數，并做得足夠好，以便在有工程變更單 (ECO) 時不必重新打開每個設計。從運行時間的角度或設計方法的角度來看，過早地將所有東西都納入進來并不實際，但我們可以在早期做足夠多的工作，以確保減少第一次通過后的迭代?！?/span>

展望 AI 未來

大家一致認為 EDA 已經是 AI 的一種，因為它一直是人類設計師基于算法的輔助工具。不過，工具仍在不斷發(fā)展。EDA 供應商現(xiàn)在正在考慮擴展，例如為工具提供生成式 AI 副駕，以及更多地整合多物理模擬，同時開發(fā)專門用于處理多芯片和多維結構的設計引擎。

希望人工智能能將預測智能帶入傳統(tǒng)的布局布線。「我們已經擅長將先進算法集成到 NoC 設計中，以實現(xiàn)各種優(yōu)化，」Nightingale 說道?！赶乱徊桨l(fā)展是基于歷史數據（甚至可能是實時分析）預測和優(yōu)化平面規(guī)劃和布局布線結果。我們與生態(tài)系統(tǒng)合作伙伴之間也需要進行跨領域的密切合作，以盡更多努力使設計保持在給定的約束范圍內。」

學術界也在提供幫助。麻省理工學院剛剛宣布了一種新的基于人工智能的方法，命名為虛擬節(jié)點圖神經網絡 (VGNN)，使用虛擬節(jié)點來表示聲子，以加快對材料熱性能的預測。該論文的作者聲稱，僅在個人計算機上運行 VGNN 就能在幾秒鐘內計算出幾千種材料的聲子色散關系。

結論

當今的 Chiplet 、系統(tǒng)和封裝設計人員面臨著更多的技術多樣性和系統(tǒng)協(xié)同優(yōu)化要求?！富甯?、更復雜，包括中介層和埋入基板的硅橋，它們需要 EDA 路由器處理不同層次材料之間快速增長的線路連接，并采用特定的設計規(guī)則和高速電氣和熱機械約束來提高生產率，」西門子的 Chao 表示?！复送?，特殊的布線要求需要 EDA 創(chuàng)新，例如基板電容器和光學元件。細間距混合鍵合使單時鐘周期互連能夠在垂直跨芯片 3D 規(guī)劃中進行單元級時序和 I/O 布局。盡管如此，增加封裝中芯片中的晶體管需要更高效的電力傳輸和散熱。例如，臺積電在其未來的 HPC/AI 3D-IC 配置中添加了 IVR。包括液體冷卻在內的集成散熱器解決方案在 NVIDIA 的新產品中得到了共同優(yōu)化?！?/span>

功率和散熱是日益嚴峻的挑戰(zhàn)?！赋藶闈M足 2nm 以下熱設計需求而引入的背面供電網絡外，如果產品設計中包含集成封裝/系統(tǒng)液體冷卻，熱感知布局和布局規(guī)劃要求（例如多芯片模塊微通道冷卻協(xié)同設計）可能會重新出現(xiàn)，」Chao 繼續(xù)說道?！冈谟啥鄠€利益相關者共同擁有的協(xié)同開發(fā)過程中，具備多物理場意識的早期物理設計將非常有益，因為在驗證后的 Chiplet 組裝階段，不切實際的假設可能會帶來非常昂貴的修復成本?！?/span>

在優(yōu)化 3D-IC 設計流程之前，還有很長的路要走?！肝覀儸F(xiàn)在才剛剛開始這段旅程，」Cadence 的 Patwardhan 說道?！肝覀冮_發(fā)了一些相當不錯的算法，可以同時進行 3D 布局、3D 平面規(guī)劃、熱感知 3D 平面規(guī)劃和布局。但是現(xiàn)在設計界和 EDA 界的每個人都非常保守，為堆疊芯片設計留出了額外的余地，因為我們正處于流程開發(fā)和早期測試芯片的階段。在很短的時間內，我們將從我們的學習中研發(fā)優(yōu)化的流程，就像我們在 finFET 和 GAA 型晶體管時代快速發(fā)展一樣。現(xiàn)在，堆疊芯片只是增加了一個維度的額外挑戰(zhàn)。我們很快就能為復雜的 3D-IC 設計提出優(yōu)化且完全自動化的 3D 布局和布線流程，這只是時間問題?！?/span>