中科院EDA中心三維及納米集成電路設(shè)計自動化技術(shù)研究成果
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研究方向一：三維納米級電路可制造性設(shè)計方法及EDA技術(shù)
本文引用地址：http://m.ptau.cn/article/202204/433160.htm進入納米工藝節(jié)點，電路的物理結(jié)構(gòu)對工藝容差和設(shè)計提出了新的挑戰(zhàn)，可制造性和成品率成為集成電路高端芯片能否實現(xiàn)批量生產(chǎn)并盈利的最關(guān)鍵因素之一，可制造性設(shè)計EDA技術(shù)搭建了溝通電路設(shè)計與工藝制造的橋梁，可系統(tǒng)提升納米芯片的良率和性能。
實驗室針對集成電路先進工藝制造和設(shè)計中存在的基礎(chǔ)性、前瞻性核心問題，開展三維納米級電路可制造性設(shè)計方法及EDA基礎(chǔ)理論和關(guān)鍵技術(shù)研究，構(gòu)建納米加工與設(shè)計協(xié)同優(yōu)化的具有自主知識產(chǎn)權(quán)的DFM軟件平臺，形成實現(xiàn)工藝熱點檢測和寄生參數(shù)提取的整套解決方案，從而實現(xiàn)新一代集成電路設(shè)計關(guān)鍵技術(shù)與EDA工具的創(chuàng)新和突破。研究內(nèi)容包括可制造性設(shè)計、三維納米芯片CMP建模理論和方法、圖形效應(yīng)建模、冗余金屬智能填充、EDA并行計算、全芯片熱點檢測和優(yōu)化等關(guān)鍵技術(shù)。
研究成果：
通過開展三維納米級電路可制造性設(shè)計方法及EDA技術(shù)研究，創(chuàng)新性地建立了納米尺度芯片多物理場CMP工藝仿真模型和設(shè)計優(yōu)化技術(shù)，構(gòu)建了納米加工與設(shè)計協(xié)同的ArtDFM參考流程和軟件平臺，滿足大型納米芯片DFM技術(shù)需求。Art系列DFM軟件包括業(yè)界首款32/28nm HKMG CMP模擬工具和納米節(jié)點銅互連CMP仿真工具，具有主流版圖格式（GDSII、OASIS等）快速處理、版圖參數(shù)提取、冗余金屬智能填充、CMP工藝仿真、熱點輸出與反標(biāo)以及第三方應(yīng)用集成等功能。Art系列DFM軟件支持多核架構(gòu)自適應(yīng)并行計算，其運算速度和精度達到業(yè)界先進水平，各項指標(biāo)達到工業(yè)界使用標(biāo)準(zhǔn)，已應(yīng)用于國內(nèi)知名設(shè)計和制造企業(yè)，為其提供全芯片熱點檢測和表面平坦性預(yù)測服務(wù)。
納米芯片DFM平臺
平坦性仿真熱點檢測 研究方向二：高頻電磁場分析及仿真技術(shù) 該研究方向重點在高頻電磁場算法基礎(chǔ)研究、算法應(yīng)用研究以及算法工具開發(fā)這三個層面開展研究工作，研究內(nèi)容主要包括電磁及多物理耦合場的多層級建模仿真與優(yōu)化技術(shù)，面向電磁及多物理分析的模型降階算法，無線通信信道建模技術(shù)以及面向物聯(lián)網(wǎng)的定位等應(yīng)用。 研究成果： 在基于廣義本征分解的集成電路互連系統(tǒng)高效物理建模研究中，實現(xiàn)了求解高頻電磁場參數(shù)問題的廣義本征分解方法(PGD)以及棱單元的靜磁場計算中的PGD方法。與常用的模型降階方法正交本征分解方法 (POD)相比，隨著參數(shù)空間維數(shù)的增加，PGD的優(yōu)勢逐漸凸顯。以模擬低通濾波器的數(shù)值試驗為例，在頻率和電容率的參數(shù)空間中，PGD計算可以比迭代掃頻計算節(jié)省90%以上的運算時間。 在室內(nèi)毫米波無線通信定位混合系統(tǒng)中，為提高定位精度，利用watersheds、主成分分析以及人工神經(jīng)網(wǎng)絡(luò)等方法，實現(xiàn)了對LOS和NLOS波束的識別。此項毫米波波束判別工作屬于首創(chuàng)。 在并行計算研究中，結(jié)合任務(wù)級并行與數(shù)據(jù)級并行，提高了版圖參數(shù)提取效率。實現(xiàn)了網(wǎng)格剖分優(yōu)化技術(shù)，對GDSII版圖解析得到的幾何結(jié)構(gòu)文件，采用Tetgen/Gmsh等開源包進行網(wǎng)格剖分，并借助自動網(wǎng)格加密實現(xiàn)對版圖參數(shù)提取的加速。 在模型降階及其在電磁數(shù)值分析的應(yīng)用研究中，課題組利用C++編程實現(xiàn)了POD/PGD兩種模型降階串行工具，利用模型降階中的“模式”作為相對獨立的任務(wù)級并行，采用數(shù)據(jù)級并行算法，對一維和二維參數(shù)空間中的全波問題進行了參數(shù)研究。算例表明，POD與PGD均可得到相當(dāng)精確的解，從而獲得結(jié)構(gòu)的共振模態(tài)。 研究方向三：亞閾值低功耗設(shè)計方法及EDA技術(shù) 該研究方向旨在研究亞閾值極低功耗SoC設(shè)計方法學(xué)，研發(fā)設(shè)計面向移動物聯(lián)網(wǎng)、體域網(wǎng)等應(yīng)用的亞閾值SoC極低功耗IP，并為對應(yīng)SoC設(shè)計研究關(guān)鍵EDA技術(shù)。主要研究PVT-A偏差下高魯棒性亞閾值極低功耗SoC設(shè)計方法學(xué)及關(guān)鍵優(yōu)化技術(shù)，主要內(nèi)容包括器件、版圖、電路和架構(gòu)之間跨層協(xié)同設(shè)計和優(yōu)化，亞閾值極低功耗基礎(chǔ)單元、新型結(jié)構(gòu)電路、復(fù)雜功能IP的設(shè)計，PVT-A變化敏感情形的器件建模、電路建模和模型驗證技術(shù)，亞閾值極低功耗SoC快速統(tǒng)計分析與優(yōu)化技術(shù)，高魯棒性可重構(gòu)異步亞閾值極低功耗SoC設(shè)計技術(shù)，并研發(fā)相關(guān)核心算法及EDA軟件原型。 亞閾值極低功耗SoC設(shè)計方法學(xué)及關(guān)鍵EDA技術(shù)框架 研究成果: EDA中心在亞閾值極低功耗SoC設(shè)計方法學(xué)及關(guān)鍵EDA技術(shù)領(lǐng)域開展了多年的研發(fā)工作，研究設(shè)計了亞閾值溫度傳感器、32位亞閾值SAPTL超前進位加法器、16位亞閾值B-SAPTL加法器、16x16亞閾值ASYN-B-SAPTL異步乘法器、動態(tài)可重構(gòu)亞閾值邏輯等多款極低功耗電路IP，技術(shù)指標(biāo)均優(yōu)于文獻報道的同類功能電路，研發(fā)了單元電路版圖微調(diào)軟件、電路結(jié)構(gòu)自動評測工具、電路器件參數(shù)優(yōu)化工具、快速High-σ蒙特卡洛分析工具、器件建模工具、PVT敏感的單元電路特征化工具等。 研究方向四：支持千萬門級的高速并行SPICE后仿真技術(shù) 現(xiàn)有SPICE仿真工具雖然算法各異，但總體都是基于CPU的通用軟件算法，在求解先進工藝的超大量器件模型，超大規(guī)模電路矩陣，特別是RC矩陣時，由于CPU架構(gòu)和運算單元的制約，整體運算效率已無法適應(yīng)先進工藝設(shè)計的需求。 該研究方向從系統(tǒng)架構(gòu)層面構(gòu)建新的仿真驗證方案，進行基于GPU/CPU異構(gòu)平臺高精度并行晶體管級后仿真工具的開發(fā)。通過對仿真算法的分解，配合對應(yīng)的專用硬件架構(gòu)以適應(yīng)仿真算法的特點，通過軟硬件協(xié)同，最終達到對現(xiàn)有仿真工具1個數(shù)量級以上的仿真加速效果，從而支撐更大規(guī)模、更復(fù)雜設(shè)計的仿真驗證，完成原仿真工具無法完成的仿真驗證任務(wù)。 研究成果： 截至2020年底，研發(fā)的仿真工具性能已達到主流工具的4~6倍。
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