FPGA的工作速度越來越快，規(guī)模越來越大。應用與日俱增的FPGA 正變得 更加具有低成本高效益。由于傳統(tǒng) 的ASIC 成本已上升得非常高， 對設計師而言，FPGA 的低成本高效益是一個非常好的消息。無論你是領略過設計“黑暗面” 的ASIC用戶， 還是已經(jīng)使用了多年的FPGA， 你現(xiàn)在需要在FPGA設計流程中，處理速度更快，規(guī)模更大，功能更多的FPGA。

　　FPGA設計流程（圖1 ）包括邏輯設計和物理設計，設計驗證和硬件驗證。一些FPGA廠商只提供廠商專有的設計工具，而另一些FPGA廠商則提供第三方工具和廠商專有工具的組合。第三方工具主要用于“前端”的綜合和仿真，而廠商的專有工具專注于 “后端”的物理設計和硬件驗證。

本文引用地址：http://m.ptau.cn/article/201706/349441.htm　　 圖1 FPGA設計流程

　　邏輯設計

　　邏輯設計包括幾乎能用于所有應用的各種輸入方式，如VHDL、Verilog、知識產(chǎn)權核、嵌入式處理器，頂層電路圖和DSP模塊。

　　圖1中的設計輸入是簡化的示意圖，這個階段也可能需要HDL Linting （檢查是否違反語法規(guī)則，優(yōu)選的代碼風格，以及設計規(guī)劃）。在設計的早期階段還可以進行I / O規(guī)劃，針對團隊協(xié)作的設計劃分，早期靜態(tài)時序分析和功率計算等。

　　物理設計

　　隨著設計規(guī)劃過程的進行，添加的物理約束會影響映射，布局和布線。物理設計看起來比較直觀，然而，這個階段中要滿足時序要求，以及添加關鍵功能以產(chǎn)生所需的系統(tǒng)解決方案，因此驗證是至關重要的。

　　設計驗證和硬件驗證

　　一旦設計完成，問題就轉換成，這個設計是否能正常工作？設計驗證工具包括靜態(tài)時序分析，時序仿真和功耗計算，這些工具用來確保建立和保持時間滿足時序要求，關鍵路徑滿足性能要求，以及電源供應足以滿足系統(tǒng)功耗等等。如果設計不能正常工作，還有更多的工具可用來進行邏輯分析，甚至軟件代碼調(diào)試。

　　選擇正確的FPGA設計工具

　　選擇設計工具時，決定的部分因素是所選的芯片，因為設計流程的物理（ “后端” ）部分總是芯片供應商專有的。然而，做選擇設計工具的決定時，還應該認真評估綜合和仿真工具（“前端”）的性能和功能。

　　擁有第三方綜合和仿真工具的FPGA設計工具套件可以為用戶提供更高的價值。針對前端設計任務的第三方工具通常是優(yōu)異的，因為EDA供應商致力于以下幾個方面的努力：

　　專注于設計工具
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　　為了保持競爭力，必須不斷完善他們的工具
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　　根據(jù)對EDA市場的廣泛和全面的了解，以及客戶的需求來設計工具
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　　必須提供適應不同設計流程要求的工具

　　例如，在萊迪思的ispLEVER設計工具套件中，我們選擇了第三方工具實現(xiàn)綜合，以及功能和時序仿真。目前，該萊迪思工具套件包括Synplify ®的專業(yè)版本和Aldec Active-HDL的萊迪思版本。

　　第三方工具的優(yōu)點

　　Synplify Pro

　　萊迪思軟件中集成的Synplify Pro是一種先進的FPGA綜合的解決方案，提供優(yōu)異的性能和高效率的設計。該工具還包括Synplicity的HDL分析工具，使用戶能夠快速的進行調(diào)試和改進Verilog或VHDL代碼。該工具為用戶提供RTL 或門級的圖形表示，并可以在RTL和圖形表示之間進行交叉定位。

　　Active-HDL

　　在Aldec Active-HDL的萊迪思版本中，可以在單個設計中進行VHDL和Verilog的混合仿真。此外，項目管理，設計輸入（包括語言助手、層次化顯示，腳本生成和測試平臺生成）以及調(diào)試和分析工具（如代碼跟蹤，斷點管理，波形編輯和瀏覽）都集成在這個驗證平臺。

　　結論

　　在綜合和仿真方面，EDA供應商是公認的專家；而在物理設計和硬件驗證方面，只有FPGA廠商能設計和提供為芯片專門優(yōu)化的后端工具。我們的經(jīng)驗是借助于領先EDA供應商的專業(yè)技術使FPGA設計工具套件為用戶提供更高的價值。