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次要部分決定全局

  • 作者:TI電池管理解決方案產(chǎn)品部高級(jí)應(yīng)用工程師UpalSengupta最近，我終于有時(shí)間清理扔在我辦公室柜子后角的...
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基于全局貪心的有向傳感器網(wǎng)絡(luò)覆蓋算法

  • 摘要：針對(duì)分布式貪心算法(DGreedy)以傳感器節(jié)點(diǎn)的剩余能量為優(yōu)先級(jí)，節(jié)點(diǎn)處理順序沒有考慮相鄰節(jié)點(diǎn)間的關(guān)系對(duì)網(wǎng)絡(luò)覆蓋率的影響，從而影響覆蓋率的不足，在此提出了一種新的有向傳感器網(wǎng)絡(luò)覆蓋算法。基于全局貪心的原
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FPGA全局復(fù)位及局部復(fù)位設(shè)計(jì)

  • 隨著FPGA設(shè)計(jì)越來(lái)越復(fù)雜，芯片內(nèi)部的時(shí)鐘域也越來(lái)越多，使全局復(fù)位已不能夠適應(yīng)FPGA設(shè)計(jì)的需求，更多的設(shè)計(jì)趨向于使用局部的復(fù)位。本節(jié)將會(huì)從FPGA內(nèi)部復(fù)位“樹”的結(jié)構(gòu)來(lái)分析復(fù)位的結(jié)構(gòu)。我們的復(fù)位線將會(huì)
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全局快門像素技術(shù)和CMOS圖像傳感器形成強(qiáng)大的技術(shù)組合

  • 傳統(tǒng)上，全局快門像素技術(shù)主要用于CCD圖像傳感器。由于CMOS圖像傳感器的不斷普及，且由于機(jī)器視覺、電影制作、工業(yè)、汽車和掃描應(yīng)用要求必須以高圖像品質(zhì)捕捉快速移動(dòng)的物體，圖像傳感器供應(yīng)商Aptina公司已經(jīng)致力于克
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FPGA全局時(shí)鐘資源相關(guān)Xilinx器件原語(yǔ)及使用

  • FPGA全局時(shí)鐘資源相關(guān)Xilinx器件原語(yǔ)及使用,FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元(IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)
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利用全局及外部變量實(shí)現(xiàn)C51無(wú)能數(shù)化調(diào)用A51函數(shù)

  • 闡述了ASM51無(wú)參數(shù)化調(diào)用C51 函數(shù)的實(shí)現(xiàn)原理并給出實(shí)例來(lái)驗(yàn)證該方法的優(yōu)越性和可行性。作者在文章中表明這樣一種觀點(diǎn)：“利用匯編語(yǔ)言對(duì)I/O接口、中斷向量及程序空間分配的巨大優(yōu)勢(shì)，讓程序員對(duì)MCS51內(nèi)的每一字
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擁有全局網(wǎng)絡(luò)智能 邊緣交換機(jī)智能與性能

  • 如果網(wǎng)絡(luò)的邊緣設(shè)備將QoS、速率限制、ACL、PBR及sFlow集成到硬件芯片上，使得這些智能不致影響到基本二層、三層的線速轉(zhuǎn)發(fā)性能，那么端到端的智能網(wǎng)絡(luò)才得以大規(guī)模開展，從而使得整個(gè)網(wǎng)絡(luò)不僅擁有全局的連接能力，也
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基于LabVIEW仿真的全局最短路徑的遺傳算法設(shè)計(jì)

  • 為了利用遺傳算法解決全局最短路徑問題，提出了一種基于矩陣判斷的編碼方法。隨機(jī)產(chǎn)生種群個(gè)體，每個(gè)種群個(gè)體都可以直觀反映一種連線的方法。定義一個(gè)判斷矩陣，每次使用種群個(gè)體前用判斷矩陣進(jìn)行合法性判斷。為了適應(yīng)這種編碼方法，提出了新的遺傳策略。利用LabVIEW進(jìn)行仿真。仿真結(jié)果表明LabVIEW獨(dú)有的數(shù)組運(yùn)算規(guī)則可以方便有效的實(shí)現(xiàn)這種遺傳算法。相比較一般的編碼方法，該編碼方法更簡(jiǎn)單、實(shí)用，不需要解碼過(guò)程，更高效，適用于無(wú)線模塊組網(wǎng)、灌溉網(wǎng)絡(luò)管道連接、配電網(wǎng)設(shè)置等多類工程設(shè)計(jì)。
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FPGA全局時(shí)鐘資源相關(guān)原語(yǔ)及使用

  • FPGA全局時(shí)鐘資源相關(guān)原語(yǔ)及使用,　FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元(IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜
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