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基于SystemC的系統(tǒng)級芯片設(shè)計(jì)方法研究

  •   隨著集成電路制造技術(shù)的迅速發(fā)展,SOC設(shè)計(jì)已經(jīng)成為當(dāng)今集成電路設(shè)計(jì)的發(fā)展方向。SO C設(shè)計(jì)的復(fù)雜性對集成電路設(shè)計(jì)的各個(gè)層次,特別是對系統(tǒng)級芯片設(shè)計(jì)層次,帶來了新挑戰(zhàn),原有的HDL難以滿足新的設(shè)計(jì)要求。   硬件設(shè)計(jì)領(lǐng)域有2種主要的設(shè)計(jì)語言:VHDL和Verilog HDL。而兩種語言的標(biāo)準(zhǔn)不統(tǒng)一,導(dǎo)致軟硬件設(shè)計(jì)工程師之間工作交流出現(xiàn)障礙,工作效率較低。因此,集成電路設(shè)計(jì)界一直在尋找一種能同時(shí)實(shí)現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級設(shè)計(jì)語言。Synopsys公司與Coware公司針對各方對系統(tǒng)級設(shè)計(jì)語言的
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基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)

  •   在現(xiàn)代IC設(shè)計(jì)中,特別是在模塊與外圍芯片的通信設(shè)計(jì)中,多時(shí)鐘域的情況不可避免。當(dāng)數(shù)據(jù)從一個(gè)時(shí)鐘域傳遞到另一個(gè)域,并且目標(biāo)時(shí)鐘域與源時(shí)鐘域不相關(guān)時(shí),這些域中的動(dòng)作是不相關(guān)的,從而消除了同步操作的可能性,并使系統(tǒng)重復(fù)地進(jìn)入亞穩(wěn)定狀態(tài)[1]。在有大量的數(shù)據(jù)需要進(jìn)行跨時(shí)鐘域傳輸且對數(shù)據(jù)傳輸速度要求比較高的場合,異步FIFO是一種簡單、快捷的解決方案。   異步FIFO用一種時(shí)鐘寫入數(shù)據(jù),而用另外一種時(shí)鐘讀出數(shù)據(jù)。讀寫指針的變化動(dòng)作由不同的時(shí)鐘產(chǎn)生。因此,對FIFO空或滿的判斷是跨時(shí)鐘域的。如何根據(jù)異步的指針
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一種基于FPGA的準(zhǔn)單輸入調(diào)變序列生成器設(shè)計(jì)

  •   1.引言   隨著集成電路復(fù)雜度越來越高,測試開銷在電路和系統(tǒng)總開銷中所占的比例不斷上升,測試方法的研究顯得非常突出。目前在測試源的劃分上可以采用內(nèi)建自測試或片外測試。內(nèi)建自測試把測試源和被測電路都集成在芯片的內(nèi)部,對于目前SOC級的芯片測試如果采用內(nèi)建自測試則付出的硬件面積開銷則是很大的,同時(shí)也增加了芯片設(shè)計(jì)的難度:因此片外測試便成為目前被普遍看好的方法。由于FPGA具有可重構(gòu)的靈活性,利用FPGA來作為測試源實(shí)現(xiàn)片外測試就是一種非常有效的手段。   由于偽隨機(jī)模式測試只需要有限個(gè)數(shù)的輸入向量便
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基于SOPC的視頻編解碼IP核的設(shè)計(jì)

  • 摘  要:本論文介紹視頻編解碼IP核在SOPC中的設(shè)計(jì),用Verliog HDL實(shí)現(xiàn)其各個(gè)功能子模塊,全部調(diào)試仿真通過合并成一個(gè)模塊,實(shí)現(xiàn)了視頻信號(hào)的采集,分配,存儲(chǔ)以及色度空間的轉(zhuǎn)換。整個(gè)模塊都通過仿真實(shí)現(xiàn)與驗(yàn)證,很好的達(dá)到了系統(tǒng)的要求。關(guān)鍵字:SOPC;視頻編解碼;IP核;Verilog HDL  引言 基于Nios II軟核的SOPC是Altera公司提出的片上可編程系統(tǒng)解決方案,它將CPU、存儲(chǔ)器、I/O接口、DSP模塊以及鎖相環(huán)的系統(tǒng)設(shè)
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單片機(jī)軟硬件聯(lián)合仿真解決方案

  •   摘要:本文介紹一種嵌入式系統(tǒng)仿真方法,通過一種特殊設(shè)計(jì)的指令集仿真器ISS將軟件調(diào)試器軟件Keil uVision2和硬件語言仿真器軟件Modelsim連接起來,實(shí)現(xiàn)了軟件和硬件的同步仿真。     關(guān)鍵詞:BFM,TCL,Verilog,Vhdl,PLI,Modelsim,Keil uVision2,ISS,TFTP,HTTP,虛擬網(wǎng)卡,Sniffer,SMART MEDIA,DMA,MAC,SRAM,CPLD   縮略詞解釋:   BFM:總線功能模塊。在HDL
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基于Verilog HDL的FIR數(shù)字濾波器設(shè)計(jì)與仿真

  • 引言:數(shù)字濾波器是語音與圖像處理、模式識(shí)別、雷達(dá)信號(hào)處理、頻譜分析等應(yīng)用中的一種基本的處理部件,它能滿足波器對幅度和相位特性的嚴(yán)格要求,避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(yīng)(FIR)濾波器能在設(shè)計(jì)任意幅頻特性的同時(shí)保證嚴(yán)格的線性相位特性。   一、FIR數(shù)字濾波器   FIR濾波器用當(dāng)前和過去輸入樣值的加權(quán)和來形成它的輸出,如下所示的前饋差分方程所描述的。   FIR濾波器又稱為移動(dòng)均值濾波器,因?yàn)槿魏螘r(shí)間點(diǎn)的輸出均依賴于包含有最新的M個(gè)輸入樣值的一個(gè)窗。
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關(guān)于學(xué)習(xí)verilog

  • 規(guī)范很重要   工作過的朋友肯定知道,公司里是很強(qiáng)調(diào)規(guī)范的,特別是對于大的設(shè)計(jì)(無論軟件還是硬件),不按照規(guī)范走幾乎是不可實(shí)現(xiàn)的。邏輯設(shè)計(jì)也是這樣:如果不按規(guī)范做的話,過一個(gè)月后調(diào)試時(shí)發(fā)現(xiàn)有錯(cuò),回頭再看自己寫的代碼,估計(jì)很多信號(hào)功能都忘了,更不要說檢錯(cuò)了;如果一個(gè)項(xiàng)目做了一半一個(gè)人走了,接班的估計(jì)得從頭開始設(shè)計(jì);如果需要在原來的版本基礎(chǔ)上增加新功能,很可能也得從頭來過,很難做到設(shè)計(jì)的可重用性。   在邏輯方面,我覺得比較重要的規(guī)范有這些:   1.設(shè)計(jì)必須文檔化。要將設(shè)計(jì)思路,詳細(xì)實(shí)現(xiàn)等寫入文檔,然
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東南大學(xué)Verilog講義

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使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

  • 介紹了SDRAM的特點(diǎn)和工作原理,提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法,使用該方法實(shí)現(xiàn)的控制器可非常方便地對SDRAM進(jìn)行控制。
  • 關(guān)鍵字: Verilog  SDRAM  FPGA  控制器    

使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器(圖)

  • 使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器(圖) 摘 要:介紹了SDRAM的特點(diǎn)和工作原理,提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法,使用該方法實(shí)現(xiàn)的控制器可非常方便地對SDRAM進(jìn)行控制。關(guān)鍵詞:SDRAM;控制器;Verilog;狀態(tài)機(jī) 引言---在基于FPGA的圖象采集顯示系統(tǒng)中,常常需要用到大容量、高速度的存儲(chǔ)器。而在各種隨機(jī)存儲(chǔ)器件中,SDRAM的價(jià)格低、體積小、速度快、容量大,是比較理想的器件。但SDRAM的控制邏輯比較復(fù)雜,對時(shí)序要
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基于異步FIFO實(shí)現(xiàn)不同時(shí)鐘域間數(shù)據(jù)傳遞的設(shè)計(jì)

  • 摘    要:數(shù)據(jù)流在不同時(shí)鐘域間的傳遞一直是集成電路芯片設(shè)計(jì)中的一個(gè)重點(diǎn)問題。本文通過采用異步FIFO的方式給出了這個(gè)問題的一種解決方法,并采用Verilog 硬件描述語言通過前仿真和邏輯綜合完成設(shè)計(jì)。 關(guān)鍵詞:異步FIFO;時(shí)鐘域;Verilog引言當(dāng)今集成電路設(shè)計(jì)的主導(dǎo)思想之一就是設(shè)計(jì)同步化,即對所有時(shí)鐘控制器件(如觸發(fā)器、RAM等)都采用同一個(gè)時(shí)鐘來控制。但在實(shí)際的應(yīng)用系統(tǒng)中,實(shí)現(xiàn)完全同步化的設(shè)計(jì)非常困難,很多情況下不可避免地要完成數(shù)據(jù)在不同時(shí)鐘域間的傳遞(如高速模塊
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