verilog-hdl 文章進(jìn)入verilog-hdl技術(shù)社區(qū)

ChipDesign ISE 11 設(shè)計工具視點(diǎn)

　　作為一個負(fù)責(zé)FPGA 企業(yè)市場營銷團(tuán)隊工作的人，我不得不說，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計領(lǐng)域的獨(dú)創(chuàng)性，F(xiàn)PGA 正不斷實現(xiàn)其支持片上系統(tǒng)設(shè)計的承諾。隨著每一代新產(chǎn)品的推出，F(xiàn)PGA 在系統(tǒng)中具有越來來越多的功能，可作為協(xié)處理器、DSP 引擎以及通信平臺等，在某些應(yīng)用領(lǐng)域甚至還可用作完整的片上系統(tǒng)。　　因此，在摩爾定律的作用下，F(xiàn)PGA 產(chǎn)業(yè)的門數(shù)量不斷增加，性能與專門功能逐漸加強(qiáng)，使得 FPGA 在電子系統(tǒng)領(lǐng)域能夠取代此前只有 ASIC 和 ASSP 才能發(fā)揮的作用。不過，說到底，F(xiàn)
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Altium加快其軟件更新步伐

　　Altium繼續(xù)在其下一代電子產(chǎn)品設(shè)計軟件Altium Designer中提供新功能，幫助電子產(chǎn)品設(shè)計人員站在新科技和潮流的最前沿。　　Altium公司首席執(zhí)行官Nick Martin表示：“我們認(rèn)為，讓用戶等待每隔數(shù)年才更新一次版本的產(chǎn)業(yè)模型已經(jīng)完全不符合當(dāng)前的需求。” 　　此次最重要的新特性是基于網(wǎng)絡(luò)的軟件許可證管理和訪問選項。它使電子產(chǎn)品設(shè)計人員能夠有效地管理設(shè)計團(tuán)隊、工作量及項目。　　Altium Designer中的其他新特性包括針對板卡級設(shè)計人員的定制FP
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基于Verilog HDL的DDS設(shè)計與仿真

直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesize，DDS)是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)。它采用全數(shù)字技術(shù)，并從相位角度出發(fā)進(jìn)行頻率合成。隨著微電子技術(shù)和數(shù)字集成電路的飛速
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基于Verilog HDL數(shù)字電位器ADN2850的串口控制

摘要：數(shù)字電位器由于可調(diào)精度高，更穩(wěn)定，定位更準(zhǔn)確，操作更方便，數(shù)據(jù)可長期保存和隨時刷新等優(yōu)點(diǎn)，在某些場合具有模擬電位器不可比擬的優(yōu)勢。論述對數(shù)字電位器ADN2850的一種方便的控制方法，通過計算機(jī)上的串口直
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首屆中國開源IP核標(biāo)準(zhǔn)化設(shè)計競賽啟動

　　在工信部電子信息司的指導(dǎo)下，工業(yè)和信息化部軟件與集成電路促進(jìn)中心(CSIP )聯(lián)合集成電路IP核標(biāo)準(zhǔn)工作組，現(xiàn)面向全國集成電路設(shè)計企業(yè)工程師、科研院所及高校師生，舉辦2009年“首屆中國開源IP核標(biāo)準(zhǔn)化設(shè)計競賽”，競賽報名工作已于6月3日啟動。報名及詳情咨詢可登錄競賽官方網(wǎng)站 http://www.ipmall.org.cn了解。據(jù)悉本次競賽獲獎?wù)呖煞謩e獲得現(xiàn)金1萬元、5千元等獎勵，針對學(xué)生參賽者有機(jī)會獲得到IBM中國芯片設(shè)計中心實習(xí)的機(jī)會! 　　參賽者可以個人或團(tuán)隊(不高于
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基于Verilog計算精度可調(diào)的整數(shù)除法器的設(shè)計

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除法器是電子技術(shù)領(lǐng)域的基礎(chǔ)模塊，在電子電路設(shè)計中得到廣泛應(yīng)用。目前，實現(xiàn)除法器的方法有硬件實現(xiàn)和軟件實現(xiàn)兩種方法。硬件實現(xiàn)的方法主要是以硬件的消耗為代價，從而有實現(xiàn)速度快的特點(diǎn)。用硬件的方
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基于Verilog的FPGA與USB 2．0高速接口設(shè)計

0 引言
USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范，它具有數(shù)據(jù)傳輸速度快，成本低，可靠性高，支持即插即用和熱插拔等優(yōu)點(diǎn)，迅速得到廣泛應(yīng)用。
在高速的數(shù)
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NI FlexRIO是否必須使用FPGA模塊

NILabVIEWFPGA模塊可以幫助您利用LabVIEW程序框圖對一個FPGA進(jìn)行編程。在其底層，該模塊采用代碼生成技術(shù)實...
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基于神經(jīng)網(wǎng)絡(luò)電機(jī) 速度控制器的SOPC系統(tǒng)

針對機(jī)器人伺服控制系統(tǒng)高速度、高精度的要求，介紹一種全數(shù)字化的基于神經(jīng)網(wǎng)絡(luò)控制的直流電機(jī)速度伺服控制系統(tǒng)的設(shè)計方案。速度控制器采用BP網(wǎng)絡(luò)參數(shù)辨識自適應(yīng)控制，并將其在FPGA進(jìn)行硬件實現(xiàn)；同時用Nios II軟核處理器作為上位機(jī)，構(gòu)成一個完整的速度伺服控制器的片上可編程系統(tǒng)(SOPC)。實驗結(jié)果表明，該控制系統(tǒng)具有較高的控制精度、較好的穩(wěn)定性和靈活性。
關(guān)鍵字： SOPC 系統(tǒng) 控制器速度神經(jīng)網(wǎng)絡(luò) 電機(jī) 基于神經(jīng)網(wǎng)絡(luò) 伺服控制現(xiàn)場可編程門陣列 Verilog HDL

基于Verilog的順序狀態(tài)邏輯FSM設(shè)計與仿真

硬件描述語言Verilog為數(shù)字系統(tǒng)設(shè)計人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時，為計算機(jī)輔助設(shè)...
關(guān)鍵字：狀態(tài)寄存器設(shè)計與仿真 Verilog 邏輯綜合 FSM 綜合庫設(shè)計要求時鐘周期層次化結(jié)構(gòu) 狀態(tài)機(jī)

基于Verilog-HDL的軸承振動噪聲電壓峰值檢測

引言　　在軸承生產(chǎn)行業(yè)中，軸承振動噪聲的峰值檢測是一項重要的指標(biāo)。以往，該檢測都是采用傳統(tǒng)的模擬電路方法，很難做到1：1地捕捉和保持較窄的隨機(jī)波形的最大正峰值。本文敘述了基于Verilog-HDL與高速A/D轉(zhuǎn)換器相結(jié)合所實現(xiàn)的快速軸承噪聲檢測方法。　　1 振動噪聲電壓峰值檢測方案的確定　　1.1 軸承振動噪聲的產(chǎn)生及檢測　　圖1是軸承振動噪聲電壓峰值檢測系統(tǒng)的示意圖。由于加工設(shè)備、技術(shù)、環(huán)境等因素的影響，生產(chǎn)的軸承都程度不同地帶有傷疤。圖1中，假設(shè)某待測軸承有一處傷疤。由于傷痕的存在，軸
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基于SystemC的系統(tǒng)級芯片設(shè)計方法研究

　　隨著集成電路制造技術(shù)的迅速發(fā)展,SOC設(shè)計已經(jīng)成為當(dāng)今集成電路設(shè)計的發(fā)展方向。SO C設(shè)計的復(fù)雜性對集成電路設(shè)計的各個層次,特別是對系統(tǒng)級芯片設(shè)計層次,帶來了新挑戰(zhàn)，原有的HDL難以滿足新的設(shè)計要求。　　硬件設(shè)計領(lǐng)域有2種主要的設(shè)計語言：VHDL和Verilog HDL。而兩種語言的標(biāo)準(zhǔn)不統(tǒng)一，導(dǎo)致軟硬件設(shè)計工程師之間工作交流出現(xiàn)障礙,工作效率較低。因此，集成電路設(shè)計界一直在尋找一種能同時實現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級設(shè)計語言。Synopsys公司與Coware公司針對各方對系統(tǒng)級設(shè)計語言的
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基于Verilog HDL的異步FIFO設(shè)計與實現(xiàn)

　　在現(xiàn)代IC設(shè)計中，特別是在模塊與外圍芯片的通信設(shè)計中，多時鐘域的情況不可避免。當(dāng)數(shù)據(jù)從一個時鐘域傳遞到另一個域，并且目標(biāo)時鐘域與源時鐘域不相關(guān)時，這些域中的動作是不相關(guān)的，從而消除了同步操作的可能性，并使系統(tǒng)重復(fù)地進(jìn)入亞穩(wěn)定狀態(tài)[1]。在有大量的數(shù)據(jù)需要進(jìn)行跨時鐘域傳輸且對數(shù)據(jù)傳輸速度要求比較高的場合，異步FIFO是一種簡單、快捷的解決方案。　　異步FIFO用一種時鐘寫入數(shù)據(jù)，而用另外一種時鐘讀出數(shù)據(jù)。讀寫指針的變化動作由不同的時鐘產(chǎn)生。因此，對FIFO空或滿的判斷是跨時鐘域的。如何根據(jù)異步的指針
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HDL設(shè)計探究

一.可移植性編碼 1．只使用IEEE標(biāo)準(zhǔn)類型（VHDL）：（1）使用STD_LOGIC類型,而不是STD_ULOGIC類型；(2)設(shè)計中不要創(chuàng)建過多的的子類型；（3）不要使用BIT和BIT_VECTOR類型。 2．不使用立即數(shù)：在設(shè)計中，不要使用立即數(shù)（但作為例外，可使用0和1），推薦使用常量。使用常量有以下優(yōu)點(diǎn)：（1）常量對于一個設(shè)計具有更多的靈活性；（2）常量值只需要在一個地方修改；（3）編譯器可能只支持常量類型，不支持立即數(shù)。 3．對于VHDL程序，把常數(shù)和參數(shù)定義在由1個或多個文件組成的程序
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一種基于FPGA的準(zhǔn)單輸入調(diào)變序列生成器設(shè)計

　　1.引言　　隨著集成電路復(fù)雜度越來越高，測試開銷在電路和系統(tǒng)總開銷中所占的比例不斷上升，測試方法的研究顯得非常突出。目前在測試源的劃分上可以采用內(nèi)建自測試或片外測試。內(nèi)建自測試把測試源和被測電路都集成在芯片的內(nèi)部，對于目前SOC級的芯片測試如果采用內(nèi)建自測試則付出的硬件面積開銷則是很大的，同時也增加了芯片設(shè)計的難度：因此片外測試便成為目前被普遍看好的方法。由于FPGA具有可重構(gòu)的靈活性，利用FPGA來作為測試源實現(xiàn)片外測試就是一種非常有效的手段。　　由于偽隨機(jī)模式測試只需要有限個數(shù)的輸入向量便
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) FPGA 序列生成器 Verilog HDL MCU和嵌入式微處理器