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EEPW首頁 >> 主題列表 >> verilog-hdl

基于FPGA的自適應(yīng)均衡器的研究與設(shè)計

  • 摘要：近年來，自適應(yīng)均衡技術(shù)在通信系統(tǒng)中的應(yīng)用日益廣泛，利用自適應(yīng)均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機的性能。為了適應(yīng)寬帶數(shù)字接收機的高速率特點，本文闡述了自適應(yīng)均衡器的原理并對其進(jìn)行改進(jìn)。最
  • 關(guān)鍵字： 自適應(yīng)均衡器  寬帶數(shù)字接收機  FPGA  Verilog HDL  

Verilog HDL設(shè)計進(jìn)階：有限狀態(tài)機的設(shè)計原理及其代碼風(fēng)格

  • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL 和VHDL的語法只是它們各自語言的一個子集。又由于HDL的可綜合性研究近年來非?；钴S，可綜合子集的國際標(biāo)準(zhǔn)目前尚未最后形
  • 關(guān)鍵字： Verilog  HDL  進(jìn)階  代碼    

Verilog HDL硬件描述語言：task和function說明語句的區(qū)別

  • task和function說明語句的區(qū)別task和function說明語句分別用來定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號的值可以傳入或傳出任務(wù)和函
  • 關(guān)鍵字： function  Verilog  task  HDL    

對 Verilog 和 VHDL 說再見！

  • 上周我跟我同事說，“ 兩種語言阻礙了嵌入式系統(tǒng)開發(fā)人員和軟件工程師借助Zynq SOCs來提升系統(tǒng)性能。”那就是“Verilog” 和 “VHDL”正如期待那樣，這已經(jīng)得到了解決—因為SD
  • 關(guān)鍵字： Verilog    VHDL    SDSoC  

基于FPGA的高速長線陣CCD驅(qū)動電路

  • 高速長線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢，廣泛應(yīng)用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。而CCD驅(qū)動電路設(shè)計是CCD正常工作的關(guān)鍵問題之一，CCD驅(qū)動信號時序是一組相位要求嚴(yán)格的脈沖信號，只有時序信
  • 關(guān)鍵字： CCD  線陣  FPGA  verilog HDL  

基于Verilog HDL的SVPWM算法的設(shè)計與仿真

  • 摘要：空間矢量脈寬調(diào)制算法是電壓型逆變器控制方面的研究熱點，廣泛應(yīng)用于三相電力系統(tǒng)中?；谟布腇PGA/CPLD芯片能滿足該算法對處理速度、實時性、可靠性較高的要求，本文利用Verilog HDL實現(xiàn)空間矢量脈寬調(diào)制算
  • 關(guān)鍵字： 同步電動機  電壓型逆變器  Verilog HDL  

一種高效網(wǎng)絡(luò)接口的設(shè)計

  • 為了得到比傳統(tǒng)片上網(wǎng)絡(luò)的網(wǎng)絡(luò)資源接口(NI)更高的數(shù)據(jù)傳輸效率和更加穩(wěn)定的數(shù)據(jù)傳輸效果，提出了一種新的高效網(wǎng)絡(luò)接口的設(shè)計方法，并采用Verilog HDL語言對相關(guān)模塊進(jìn)行編程，實現(xiàn)了高效傳輸功能，同時又滿足核內(nèi)路由的設(shè)計要求。最終通過仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿足設(shè)計要求的仿真結(jié)果。
  • 關(guān)鍵字： 片上網(wǎng)絡(luò)  網(wǎng)絡(luò)資源接口  核內(nèi)路由  Verilog HDL  

基于Xilinx V5的DDR2數(shù)據(jù)解析功能實現(xiàn)

  • 基于Xilinx V5的DDR2數(shù)據(jù)解析功能實現(xiàn),摘要：介紹了一種基于Xilinx V5芯片的硬件板卡上，利用Verilog硬件編程語言，來實現(xiàn)DDR2對數(shù)據(jù)文件解析的目的：分析了CPCI總線與FPGA之間的通信特點;然后根據(jù)收到的數(shù)據(jù)文件要求，介紹了DDR2的使用方法;最后介紹了對
  • 關(guān)鍵字： Xilinx Verilog  DDR2  數(shù)據(jù)解析  信號波形  

基于CPLD的LCD1602顯示系統(tǒng)設(shè)計與實現(xiàn)

  • 摘要：為了提高LCD1602顯示效果，增強抗擾能力，文章基于TOP2812開發(fā)板，依據(jù)LCD1602操作時序要求，在開發(fā)板CPLD部分實現(xiàn)了LCD1602顯示系統(tǒng)的設(shè)計。文中對
  • 關(guān)鍵字： LCD1602  顯示系統(tǒng)  時序  Vetilog HDL  

混合同余法產(chǎn)生隨機噪聲的FPGA實現(xiàn)

  • 混合同余法產(chǎn)生隨機噪聲的FPGA實現(xiàn),摘要：隨著電子對抗技術(shù)的快速發(fā)展，在有源式干擾機中需要用到數(shù)字高斯白噪聲。通過對混合同余法產(chǎn)生隨機序列的原理研究，本文提出了一種利用FPGA產(chǎn)生高斯白噪聲的方法。該方法在PC主控端的控制下，采用ROM查找表的方
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【E課堂】verilog之可綜合與不可綜合

  • 　　可綜合的意思是說所編寫的代碼可以對應(yīng)成具體的電路，不可綜合就是所寫代碼沒有對應(yīng)的電路結(jié)構(gòu)，例如行為級語法就是一種不可綜合的代碼，通常用于寫仿真測試文件?！　〗⒖删C合模型時，需注意以下幾點：　　不使用initial　　不使用#10之類的延時語句　　不使用循環(huán)次數(shù)不確定的循環(huán)語句，如forever，while等　　不使用用戶自定義原語(UDP元件)　　盡量使用同步方式設(shè)計電路　　用always塊來描述組合邏輯時，應(yīng)列出所有輸入信號作為敏感信號列表，即always@(*)　　所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)
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D觸發(fā)器Verilog描述

  • 　　//基本D觸發(fā)器　　module D_EF(Q,D,CLK)　　input D,CLK;　　output Q;　　reg Q; //在always語句中被賦值的信號要聲明為reg類型 寄存器定義　　always @ (posedge CLK) //上升沿，下降沿用negedge表示，^_^ 需要記憶　　begin Q <= D; end　　endm
  • 關(guān)鍵字： D觸發(fā)器  Verilog  

數(shù)字電路設(shè)計入門之?dāng)?shù)字設(shè)計的任務(wù)和兩項基本功

  • 　　這次我們講一講如何入門學(xué)習(xí)硬件描述語言和數(shù)字邏輯電路;學(xué)習(xí)數(shù)字邏輯電路，我推薦的一本書就是--《數(shù)字設(shè)計-原理與實踐》，其他的深入點可以看看《完整數(shù)字設(shè)計》;而對于硬件描述語言呢?有兩個原則，一個是買書的原則，一個是看書的原則。首先，你必須買兩類書，一類是語法書，平常使用的時候可以查一查某些語法;一類是，對語言的使用的講解和使用的方法(如何書寫RTL，如何設(shè)計電路，如何調(diào)試代碼，使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人，我想介紹一些比較好的書給入門者，避免大家走彎路。
  • 關(guān)鍵字： VHDL  Verilog  

數(shù)字電路設(shè)計入門之?dāng)?shù)字設(shè)計的任務(wù)和兩項基本功

  • 　　這次我們講一講如何入門學(xué)習(xí)硬件描述語言和數(shù)字邏輯電路;學(xué)習(xí)數(shù)字邏輯電路，我推薦的一本書就是--《數(shù)字設(shè)計-原理與實踐》，其他的深入點可以看看《完整數(shù)字設(shè)計》;而對于硬件描述語言呢?有兩個原則，一個是買書的原則，一個是看書的原則。首先，你必須買兩類書，一類是語法書，平常使用的時候可以查一查某些語法;一類是，對語言的使用的講解和使用的方法(如何書寫RTL，如何設(shè)計電路，如何調(diào)試代碼，使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人，我想介紹一些比較好的書給入門者，避免大家走彎路。
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新一代IC設(shè)計聚焦改善混合信號驗證技術(shù)

  • 　　IC設(shè)計業(yè)界目前正研究如何統(tǒng)合Verilog-AMS與IEEE 1800標(biāo)準(zhǔn)的SystemVerilog，或?qū)肽M混合信號(AMS)成為新的SystemVerilog-AMS標(biāo)準(zhǔn)。 　　目前四大驗證語言標(biāo)準(zhǔn)有Verilog-A與Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS為最新標(biāo)準(zhǔn)，但仍需數(shù)年研究才能供業(yè)界使用。 　　根據(jù)智財標(biāo)準(zhǔn)設(shè)立組織Accellera官網(wǎng)，許多研究正如火如荼進(jìn)行，聚焦新功能與產(chǎn)
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verilog-hdl介紹

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