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DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計

  • DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計,本文設(shè)計了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時鐘,每級采用RS觸發(fā)結(jié)構(gòu)來產(chǎn)生差分輸出信號,在有效降低靜態(tài)功耗的同時.具有較好的抗噪聲能力。在延遲單元的設(shè)計時。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線性度,選擇了合適的翻轉(zhuǎn)點。 仿真結(jié)果表明.電路叮實現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍,在中心頻率附近具有很高的調(diào)節(jié)線性度,可完全滿足DSP芯片時鐘系統(tǒng)的要求。
  • 關(guān)鍵字: 振蕩器  設(shè)計  環(huán)形  CMOS  內(nèi)嵌  PLL  DSP  

基于DDS的信號模擬器設(shè)計

  • 摘要:通過對DDS的信號模擬器設(shè)計的研究,不僅設(shè)計出能夠?qū)崿F(xiàn)普通射頻合成信號源的功能,正如能夠在幅度、頻率等方面對所需生成的信號加以控制,也能夠?qū)崿F(xiàn)定頻、掃頻以及跳頻等輸出方式上的選擇。同時,該系統(tǒng)增加
  • 關(guān)鍵字: DDS  信號模擬器    

基于FPGA和DDS的信號源研究與設(shè)計

  • 1引言直接數(shù)字頻率合成DDS(DirectDigitalSynthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生...
  • 關(guān)鍵字: FPGA  DDS  信號源  設(shè)計  

基于模型的DDS芯片設(shè)計與實現(xiàn)

  • 基于模型的DDS芯片設(shè)計與實現(xiàn),摘要:介紹了一種基于模型的DDS芯片的設(shè)計方法。根據(jù)DDS基本原理,在MATLAB環(huán)境下建立模型,用System Generator產(chǎn)生VHDL程序,并在ISE軟件中編寫仿真和控制程序,最后在Spartan-3E Starter Kit開發(fā)板上實現(xiàn)設(shè)計。與傳統(tǒng)的
  • 關(guān)鍵字: 設(shè)計  實現(xiàn)  芯片  DDS  模型  基于  

基于DSP和DDS的三維感應(yīng)測井高頻信號源實現(xiàn)

  • 基于DSP和DDS的三維感應(yīng)測井高頻信號源實現(xiàn), 引言  高頻信號源設(shè)計是三維感應(yīng)測井的重要組成部分。三維感應(yīng)測井的原理是利用激勵信號源通過三個正交的發(fā)射線圈向外發(fā)射高頻信號,再通過多組三個正交的接收線圈,得到多組磁場分量,從而準確測量地層各向異性
  • 關(guān)鍵字: 高頻  信號源  實現(xiàn)  測井  感應(yīng)  DSP  DDS  三維  基于  

異步FIFO和PLL在高速雷達數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

  • 異步FIFO和PLL在高速雷達數(shù)據(jù)采集系統(tǒng)中的應(yīng)用,將異步FIFO和鎖相環(huán)應(yīng)用到高速雷達數(shù)據(jù)采集系統(tǒng)中用來緩存A/D轉(zhuǎn)換的高速采樣數(shù)據(jù),解決嵌入式實時數(shù)據(jù)采集系統(tǒng)中,高速采集數(shù)據(jù)量大,而處理器處理速度有限的矛盾,提高系統(tǒng)的可靠性。根據(jù)FPGA內(nèi)部資源的特點,將FIFO和鎖相環(huán)設(shè)計在一塊芯片上。因為未使用外掛FIFO和PLL器件,使得板卡設(shè)計結(jié)構(gòu)簡單,并減少硬件板卡的干擾。由于鎖相環(huán)的使用,使得整個采集系統(tǒng)時鐘管理方便。異步FIFO構(gòu)成的高速緩存具有一定通用性,方便系統(tǒng)進行升級維護。
  • 關(guān)鍵字: 數(shù)據(jù)采集  系統(tǒng)  應(yīng)用  雷達  高速  FIFO  PLL  異步  

自動反饋調(diào)節(jié)時鐘恢復(fù)電路設(shè)計

基于FPGA和DDS的信號源設(shè)計

  • 基于FPGA和DDS的信號源設(shè)計,1 引言
    直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比,DDS具有頻率切換時間短、頻率分辨率
  • 關(guān)鍵字: 設(shè)計  信號源  DDS  FPGA  基于  FPGA,DDS,Verilog HDL  

基于DDS芯片AD9833的音源發(fā)生器設(shè)計

  • 介紹了DDS技術(shù)的原理和特性,采用DDS芯片AD9833產(chǎn)生正弦波音階信號構(gòu)建音源發(fā)生器,給出了主要電路和關(guān)鍵程序。
  • 關(guān)鍵字: 9833  DDS  AD  芯片    

一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案

  • 由于超寬帶信號的帶寬很寬,傳統(tǒng)的信號產(chǎn)生辦法已不能直接應(yīng)用于超寬帶通信。為此,提出一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案,該方法聯(lián)合使用了DDS和PLL兩種信號產(chǎn)生技術(shù),優(yōu)勢互補。通過ADS結(jié)合Matlab對系統(tǒng)的模型建立和性能分析證明,該方案輸出信號性能優(yōu)良,完全能滿足設(shè)計要求,并已成功應(yīng)用于某超寬帶通信系統(tǒng)。
  • 關(guān)鍵字: 產(chǎn)生  方案  信號  Chirp-UWB  DDS  PLL  基于  轉(zhuǎn)換器  

基于DDS技術(shù)的雜散分析及抑制方法

  • 頻率合成技術(shù)起源于二十世紀30年代,當時所采用的頻率合成方法是直接頻率合成。它是利用混頻、倍頻、分頻的方法由參考源頻率經(jīng)過加、減、乘、除運算,直接組合出所需要的的頻率。它的優(yōu)點是捷變速度快,相位噪
  • 關(guān)鍵字: DDS  雜散分析  方法    

基于FPGA的DDS信號發(fā)生器設(shè)計

  • 介紹基于DDS的信號發(fā)生器工作原理和設(shè)計過程,并對關(guān)鍵模塊及外圍電路進行了仿真和誤差分析。經(jīng)功能驗證和分析測試,達到了預(yù)定的各項技術(shù)指標。旨在建立一種以FPGA為核心,功能可裁剪、波形任意調(diào)整的高性能信號發(fā)生器設(shè)計方法。采用該設(shè)計法將有效地降低開發(fā)成本,提高設(shè)計效率,并具有一定的工程指導(dǎo)意義和實用價值。
  • 關(guān)鍵字: FPGA  DDS  信號發(fā)生器    
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