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DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計

- DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計,本文設(shè)計了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時鐘,每級采用RS觸發(fā)結(jié)構(gòu)來產(chǎn)生差分輸出信號,在有效降低靜態(tài)功耗的同時.具有較好的抗噪聲能力。在延遲單元的設(shè)計時。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線性度,選擇了合適的翻轉(zhuǎn)點。 仿真結(jié)果表明.電路叮實現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍,在中心頻率附近具有很高的調(diào)節(jié)線性度,可完全滿足DSP芯片時鐘系統(tǒng)的要求。
- 關(guān)鍵字: 振蕩器 設(shè)計 環(huán)形 CMOS 內(nèi)嵌 PLL DSP
異步FIFO和PLL在高速雷達數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

- 異步FIFO和PLL在高速雷達數(shù)據(jù)采集系統(tǒng)中的應(yīng)用,將異步FIFO和鎖相環(huán)應(yīng)用到高速雷達數(shù)據(jù)采集系統(tǒng)中用來緩存A/D轉(zhuǎn)換的高速采樣數(shù)據(jù),解決嵌入式實時數(shù)據(jù)采集系統(tǒng)中,高速采集數(shù)據(jù)量大,而處理器處理速度有限的矛盾,提高系統(tǒng)的可靠性。根據(jù)FPGA內(nèi)部資源的特點,將FIFO和鎖相環(huán)設(shè)計在一塊芯片上。因為未使用外掛FIFO和PLL器件,使得板卡設(shè)計結(jié)構(gòu)簡單,并減少硬件板卡的干擾。由于鎖相環(huán)的使用,使得整個采集系統(tǒng)時鐘管理方便。異步FIFO構(gòu)成的高速緩存具有一定通用性,方便系統(tǒng)進行升級維護。
- 關(guān)鍵字: 數(shù)據(jù)采集 系統(tǒng) 應(yīng)用 雷達 高速 FIFO PLL 異步
一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案

- 由于超寬帶信號的帶寬很寬,傳統(tǒng)的信號產(chǎn)生辦法已不能直接應(yīng)用于超寬帶通信。為此,提出一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案,該方法聯(lián)合使用了DDS和PLL兩種信號產(chǎn)生技術(shù),優(yōu)勢互補。通過ADS結(jié)合Matlab對系統(tǒng)的模型建立和性能分析證明,該方案輸出信號性能優(yōu)良,完全能滿足設(shè)計要求,并已成功應(yīng)用于某超寬帶通信系統(tǒng)。
- 關(guān)鍵字: 產(chǎn)生 方案 信號 Chirp-UWB DDS PLL 基于 轉(zhuǎn)換器
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