dds+pll 文章進(jìn)入dds+pll技術(shù)社區(qū)

基于多路移相時鐘的瞬時測頻模塊設(shè)計

　　0 引言　　目前，脈沖雷達(dá)的脈內(nèi)信號分析一直是研究的熱點和難點，如何能更快速，準(zhǔn)確的對脈內(nèi)載波頻率測量成為研究人員關(guān)注的目標(biāo)，與此同時高精度頻率源在無線電領(lǐng)域應(yīng)用越來越廣泛，對頻率測量設(shè)備有了更高的要求，因此研究新的測頻方法對開發(fā)低成本、小體積且使用和攜帶方便的頻率測量設(shè)備有著十分重要的意義。本文根據(jù)雷達(dá)發(fā)射機頻率快速變化的特點，采用目前新型的邏輯控制器件研究新型頻率測量模塊，結(jié)合等精度內(nèi)插測頻原理，對整形放大后的脈沖直接計數(shù)，實現(xiàn)對下變頻后單脈沖包絡(luò)的載波快速測頻。具有測量精度高，測量用時短的
關(guān)鍵字：測頻模塊時鐘內(nèi)插時鐘移相 PLL 脈內(nèi)測頻

軟件無線電的多制式信號發(fā)生器的設(shè)計

　　軟件無線電是一種無線電通信新的體系結(jié)構(gòu)。在1992年5月美國電信系統(tǒng)會議上，JeoMitola首次提出了軟件無線電概念，之后迅速引起了人們的關(guān)注，并開始對它進(jìn)行廣泛而深入的研究。具體地說，軟件無線電是以可編程的DSP或CPU為中心，將模塊化、標(biāo)準(zhǔn)化的硬件單元以總線方式連接起來，構(gòu)成通用的基本硬件平臺，并通過軟件加載來實現(xiàn)各種無線通信功能的開放式的體系結(jié)構(gòu)。它使得通信系統(tǒng)擺脫了面向設(shè)計思想，被認(rèn)為是無線通信從模擬到數(shù)字、從固定到移動之后的又一次突破。　　在軟件無線電的研究過程中，調(diào)制解調(diào)技術(shù)是移動通
關(guān)鍵字：無線電信號發(fā)生器 DSP DDS

特瑞仕推出超小型PLL時鐘發(fā)生器

　　特瑞仕半導(dǎo)體株式會社開發(fā)了XC25BS8系列內(nèi)置分頻、倍頻電路超小型PLL時鐘發(fā)生器。　　XC25BS8系列是能在低頻輸入8kHz、4095倍的范圍內(nèi)倍頻工作的PLL時鐘發(fā)生器IC。　　輸入端分頻因子（M）可從1～2047的分頻范圍內(nèi)進(jìn)行選擇；輸出端分頻因子（N）可從1～4095的分頻范圍內(nèi)進(jìn)行選擇。輸出頻率在1MHz～100MHz的范圍內(nèi)，輸入時鐘為8kHz～36MHz的標(biāo)準(zhǔn)時鐘。在內(nèi)部可進(jìn)行微調(diào)，在少量外置部件的條件下動作。從CE端子輸入低電平信號，可停止整個芯片動作，抑制
關(guān)鍵字：半導(dǎo)體特瑞仕時鐘發(fā)生器 PLL

在實時分布嵌入式應(yīng)用平臺上進(jìn)行設(shè)計與調(diào)試

　　實時系統(tǒng)設(shè)計師和嵌入式軟件開發(fā)工程師對獨立的或者與嵌入式系統(tǒng)關(guān)聯(lián)不大的設(shè)計、開發(fā)和調(diào)試工具與技術(shù)都非常熟悉。他們通常在設(shè)計階段使用UML，在開發(fā)階段使用IDE，在集成與調(diào)試階段使用調(diào)試器和邏輯分析器(位于其它工具之中)。　　過去相互連接的節(jié)點通常只有幾個，且每個節(jié)點之間的功能劃分非常明晰，但隨著嵌入式系統(tǒng)之間互聯(lián)的普遍化，如今常常是幾十個甚至數(shù)百個節(jié)點都共同分擔(dān)著一些邏輯應(yīng)用功能。　　事實上，隨著實時系統(tǒng)與企業(yè)系統(tǒng)之間聯(lián)系越來越緊密，這種分布式系統(tǒng)在操作系統(tǒng)和執(zhí)行處理器方面的差異越來越顯著。本
關(guān)鍵字：嵌入式軟件測試分布式系統(tǒng)開發(fā) 實時分布式系統(tǒng)開發(fā) QoS DDS

安森美半導(dǎo)體推出新的PureEdge?高性能單頻和雙頻晶體振蕩器模塊

　　全球領(lǐng)先的高能效電源半導(dǎo)體解決方案供應(yīng)商安森美半導(dǎo)體(ON Semiconductor，美國納斯達(dá)克上市代號：ONNN)擴充了高性能時鐘和數(shù)據(jù)管理產(chǎn)品系列，推出九款基于鎖相環(huán)(PLL)的新PureEdge?時鐘模塊，替代晶體振蕩器(XO)。NBXxxxx系列非常適用于高速網(wǎng)絡(luò)、電信和高端計算應(yīng)用。　　安森美半導(dǎo)體亞太區(qū)標(biāo)準(zhǔn)產(chǎn)品部市場營銷副總裁麥滿權(quán)說：“安森美半導(dǎo)體新的時鐘模塊標(biāo)志著公司進(jìn)入頻率控制市場，以充分發(fā)揮我們公司在高性能、超低抖動時鐘分配領(lǐng)域奠定的長期領(lǐng)先地位。這
關(guān)鍵字：安森美半導(dǎo)體 PureEdge PLL

采用AD9833 DDS芯片實現(xiàn)水聲遙控信號的合成

介紹AD9833 DDS芯片產(chǎn)生水聲遙控信號的電路設(shè)計方案。由于采用DDS技術(shù)，使整個電路的軟硬件結(jié)構(gòu)十分簡單。該芯片與NXP(恩智浦)公司的ARM7處理器LPC2148配合，開發(fā)的便攜式水聲遙控發(fā)射器已獲得成功應(yīng)用。
關(guān)鍵字：水聲遙控信號合成 ARM處理器 DDS

基于DDS信號源外觸發(fā)功能的多機同步輸出解決方案

關(guān)鍵字： DDS 信號源觸發(fā) 多機

AD9956在短波跳頻電臺頻率源中的應(yīng)用(04-100)

　　跳頻通信是擴頻通信的一種主要形式。由于其具有抗干擾、抗截獲的能力，并能做到頻譜資源共享，在當(dāng)前軍事抗干擾通信系統(tǒng)中被廣泛應(yīng)用。跳頻通信系統(tǒng)的一項重要參數(shù)是頻率的跳變速度。它在很多程度上決定了跳頻通信系統(tǒng)抗跟蹤式干擾的能力，這一點在電子對抗中尤為重要。因此，快速跳頻頻率合成器的設(shè)計就成為跳頻通信的關(guān)鍵之一。目前頻率合成主有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法。直接模擬合成法利用倍頻、分頻、混頻及濾波，從單一或幾個參數(shù)頻率中產(chǎn)生多個所需的頻率。該方法頻率轉(zhuǎn)換時間快(小于100ns)，但是
關(guān)鍵字：中電科 AD9956 DDS

選擇和表征鎖相環(huán)在定時和相位控制中的應(yīng)用

　　鎖相環(huán)(PLL)廣泛應(yīng)用于無線通信，在基站中的主要用途是為發(fā)射器和接收器中的上變頻和下變頻電路提供一個穩(wěn)定的、低噪聲的射頻(RF)本地振蕩器(LO)。鑒于PLL本身的性能，它還可以用于控制其他許多電路中時鐘信號的定時，而且在某些應(yīng)用中，如果使用得當(dāng)可以代替價格較貴的定時芯片。　　大多數(shù)高速數(shù)字電路的設(shè)計工程師會在注重相位的應(yīng)用中選擇很貴的定時芯片，因為通常都是對限定頻率范圍(通常是適合SONET/SDH頻率的線路速率)粗略地表征定時指標(biāo)。相比之下，PLL器件通常覆蓋了很寬的頻率范圍，而且在相位控制
關(guān)鍵字：鎖相環(huán) PLL

系統(tǒng)時鐘源的比較選擇及高性能PLL的發(fā)展趨勢

在所有電子系統(tǒng)中，時鐘相當(dāng)于心臟，時鐘的性能和穩(wěn)定性直接決定著整個系統(tǒng)的性能。典型的系統(tǒng)時序時鐘信號的產(chǎn)生和分配包含多種功能，如振蕩器源、轉(zhuǎn)換至標(biāo)準(zhǔn)邏輯電平的部件以及時鐘分配網(wǎng)絡(luò)。這些功能可以由元器件芯片組或高度集成的單封裝來完成，如圖1所示。系統(tǒng)時鐘源需要可靠、精確的時序參考，通常所用的就是晶體。本文將比較兩種主要的時鐘源——晶體振蕩器(XO，簡稱晶振)模塊和鎖相環(huán)(PLL)合成器，并探討高性能PLL的發(fā)展趨勢。? ? 圖1：安森美半導(dǎo)體提供的
關(guān)鍵字：時鐘源選擇 PLL 發(fā)展

基于DDS的鎖相頻率合成器設(shè)計

采用DDS內(nèi)插PLL混頻，即DDS輸出與PLL反饋回路中的壓控振蕩器(VCO)輸出混頻，相當(dāng)于用DDS取代多環(huán)頻率臺成器中的低(細(xì))頻率子環(huán)，電路結(jié)構(gòu)簡單，在頻率轉(zhuǎn)換速度、分辨率等方面性能優(yōu)良，并且不存在DDS相噪與雜散惡化的問題。本文提出基于該思想的一種VHF段頻率合成器設(shè)計。
關(guān)鍵字： DDS，鎖相頻率合成器

基于dds的快速跳頻頻率合成器的設(shè)計

介紹了直接數(shù)字頻率合成（DDS）技術(shù)的工作原理及特點，并給出了基于DDS設(shè)計快速跳頻頻率合成器的方案。
關(guān)鍵字：跳頻，DDS， AD9952， SPI

基于DDS的鎖相頻率合成器設(shè)計

采用DDS內(nèi)插PLL混頻，即DDS輸出與PLL反饋回路中的壓控振蕩器(VCO)輸出混頻，相當(dāng)于用DDS取代多環(huán)頻率臺成器中的低(細(xì))頻率子環(huán)，電路結(jié)構(gòu)簡單，在頻率轉(zhuǎn)換速度、分辨率等方面性能優(yōu)良，并且不存在DDS相噪與雜散惡化的問題。本文提出基于該思想的一種VHF段頻率合成器設(shè)計。
關(guān)鍵字： DDS，鎖相頻率合成器

系統(tǒng)時鐘源的比較及高性能PLL的趨勢

在所有電子系統(tǒng)中，時鐘相當(dāng)于心臟，時鐘的性能和穩(wěn)定性直接決定著整個系統(tǒng)的性能。典型的系統(tǒng)時序時鐘信號的產(chǎn) ...
關(guān)鍵字：振蕩鎖相環(huán) PLL 同步緩存倍頻動態(tài)

基于DDS的鎖相頻率合成器設(shè)計

　　1 引言　　現(xiàn)代頻半合成源對頻率精度、分辨率、轉(zhuǎn)換時間和頻譜純度等指標(biāo)提出了越來越高的要求。甚高頻(VHF)頻率合成器通常采用多鎖相環(huán)路(PLL)結(jié)構(gòu)，多環(huán)合成器將單環(huán)中的巨大分頻比用多個環(huán)路來負(fù)擔(dān)，同時各環(huán)，尤其足主環(huán)的鑒相頻率大幅度提高，從而滿足了鑒相頻率高、分頻比小和分辨率高等要求。但是由于多環(huán)組合的固有特性，尤其是分辨率每提高1個數(shù)量級，就要增加一級子環(huán)路，使得其頻率轉(zhuǎn)換速度低、線路復(fù)雜、可靠性差。　　直接數(shù)字式頻率合成技術(shù)(DDS)的頻率分辨率高、頻率轉(zhuǎn)換速度快。DDS/PLL混合
關(guān)鍵字： DDS 鎖相頻率合成器模擬IC