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Cadence解決方案助力創(chuàng)意電子20納米SoC測(cè)試芯片成功流片

  • 　　Cadence Encounter數(shù)字實(shí)現(xiàn)系統(tǒng)與Cadence光刻物理分析器 　　可降低風(fēng)險(xiǎn)并縮短設(shè)計(jì)周期 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ:CDNS) 今天宣布，設(shè)計(jì)服務(wù)公司創(chuàng)意電子(GUC)使用Cadence? Encounter?數(shù)字實(shí)現(xiàn)系統(tǒng)(EDI)和Cadence光刻物理分析器成功完成20納米系統(tǒng)級(jí)芯片(SoC)測(cè)試芯片流片。雙方工程師通過(guò)緊密合作，運(yùn)用Cadence解決方案克服實(shí)施和可制造性設(shè)計(jì)(DFM)驗(yàn)證挑戰(zhàn)，并最終完成設(shè)計(jì)。 　　在開(kāi)發(fā)過(guò)程中
  • 關(guān)鍵字： Cadence  20納米  SoC  

Cadence：Tempus時(shí)序簽收加速SoC設(shè)計(jì)

  • 為簡(jiǎn)化和加速?gòu)?fù)雜IC的開(kāi)發(fā)，Cadence 設(shè)計(jì)系統(tǒng)公司不久前推出Tempus時(shí)序簽收解決方案。這是一款新的靜態(tài)時(shí)序分析與收斂工具，旨在幫助系統(tǒng)級(jí)芯片 (SoC) 開(kāi)發(fā)者加速時(shí)序收斂，將芯片設(shè)計(jì)快速轉(zhuǎn)化為可制造的產(chǎn)品。
  • 關(guān)鍵字： Cadence  Tempus  CPU  201307  

臺(tái)積電認(rèn)可Cadence Tempus時(shí)序簽收工具用于20納米設(shè)計(jì)

  • Cadence日前宣布，臺(tái)積電(TSMC)在20納米制程對(duì)全新的Cadence Tempus時(shí)序簽收解決方案提供了認(rèn)證。該認(rèn)證意味著通過(guò)臺(tái)積電嚴(yán)格的EDA工具驗(yàn)證過(guò)的Cadence Tempus 時(shí)序簽收解決方案能夠確?？蛻魧?shí)現(xiàn)先進(jìn)制程節(jié)點(diǎn)的最高精確度標(biāo)準(zhǔn)。
  • 關(guān)鍵字： Cadence  臺(tái)積電  Tempus  

Cadence為復(fù)雜SoC設(shè)計(jì)縮短時(shí)序收斂時(shí)程

  • 　　在加速?gòu)?fù)雜IC開(kāi)發(fā)更容易的當(dāng)下，益華電腦(Cadence Design Systems, Inc.)發(fā)表 Tempus 時(shí)序 Signoff解決方案(Timing Signoff Solution)，這是嶄新的靜態(tài)時(shí)序分析與收斂工具，精心設(shè)計(jì)讓系統(tǒng)晶片(System-on-Chip，SoC)開(kāi)發(fā)人員能夠加速時(shí)序收斂，讓晶片設(shè)計(jì)更快速地投入制造流程。Tempus 時(shí)序Signoff解決方案意謂全新的時(shí)序signoff工具作法，讓客戶能夠縮短時(shí)序signoff收斂與分析，實(shí)現(xiàn)更快速的試產(chǎn)，同時(shí)創(chuàng)造良率更高
  • 關(guān)鍵字： Cadence  SoC設(shè)計(jì)  

Cadence推出Tempus時(shí)序簽收解決方案

  • 　　為設(shè)計(jì)收斂和簽收提供前所未有的性能和容量 　　Tempus?時(shí)序簽收解決方案提供的性能比傳統(tǒng)的時(shí)序分析解決方案提升了一個(gè)數(shù)量級(jí)。 　　可擴(kuò)展性，能夠?qū)哂猩蟽|個(gè)實(shí)例的設(shè)計(jì)進(jìn)行全扁平化分析。 　　集成的簽收精度的時(shí)序收斂環(huán)境利用創(chuàng)新的考慮物理layout的ECO技術(shù)，可以使設(shè)計(jì)閉合提前數(shù)周時(shí)間。 　　為簡(jiǎn)化和加速?gòu)?fù)雜IC的開(kāi)發(fā)，Cadence 設(shè)計(jì)系統(tǒng)公司推出Tempus? 時(shí)序簽收解決方案。這是一款新的靜態(tài)時(shí)序分析與收斂工具，旨在幫助系統(tǒng)級(jí)芯片 (SoC) 開(kāi)發(fā)者加速時(shí)序收斂，將芯片設(shè)計(jì)快速轉(zhuǎn)
  • 關(guān)鍵字： Cadence  Tempus  時(shí)序簽收  

Cadence Incisive Enterprise Simulator將低功耗驗(yàn)證效率提升30%

  • 　　【中國(guó)，2013年5月14日】全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，近日推出新版本Incisive Enterprise Simulator，該版本將復(fù)雜SoC的低功耗驗(yàn)證效率提高了30%。13.1版的Cadence  Incisive Enterprise Simulator致力于解決低功耗驗(yàn)證的問(wèn)題，包括高級(jí)建模、調(diào)試、功率格式支持，并且為當(dāng)今最復(fù)雜的SoC提供了更快的驗(yàn)證方式。 　　Incisive SimVision Debugger的最新
  • 關(guān)鍵字： Cadence  SoC  

Cadence和GLOBALFOUNDRIES合作改進(jìn)20及14納米節(jié)點(diǎn)DFM簽收

  •  　　【中國(guó)，2013年5月13日】全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ:CDNS)近日宣布，GLOBALFOUNDRIES已攜手Cadence®，為其20和14納米制程提供模式分類數(shù)據(jù)。GLOBALFOUNDRIES之所以采用Cadence模式分類和模式匹配解決方案，是因?yàn)樗鼈兛梢允箍芍圃煨栽O(shè)計(jì)(DFM)加快四倍，這對(duì)提高客戶硅片成品率和可預(yù)測(cè)性非常關(guān)鍵。 　　“我們已集成了Cadence模式分類技術(shù)，根據(jù)模式相似性將成品率不利因素分成若干模式
  • 關(guān)鍵字： Cadence  28納米  

Cadence收購(gòu)Tensilica，夯實(shí)IP實(shí)力

  • 2013年3月11日，EDA領(lǐng)頭羊Cadence宣布，其已與在數(shù)據(jù)平面處理(DPU) IP領(lǐng)域的領(lǐng)導(dǎo)者Tensilica以約3.8億美元現(xiàn)金收購(gòu)Tensilica達(dá)成協(xié)議。至此，Cadence在高速數(shù)據(jù)處理和接口IP方面布局已基本就緒，為下一代SoC設(shè)計(jì)做好了IP準(zhǔn)備。
  • 關(guān)鍵字： Cadence  ARM  CPU  201304  

16納米/14納米FinFET技術(shù)：最新最前沿的電子技術(shù)

  • FinFET技術(shù)是電子行業(yè)的下一代前沿技術(shù)，是一種全新的新型的多門3D晶體管。和傳統(tǒng)的平面型晶體管相比，F(xiàn)inFET器件可以提供更顯著的功耗和性能上的優(yōu)勢(shì)。英特爾已經(jīng)在22nm上使用了稱為“三柵”的FinFET技術(shù)，同時(shí)許多晶圓廠也正在準(zhǔn)備16納米或14納米的FinFET工藝。
  • 關(guān)鍵字： Cadence  FinFET  晶圓  201304  

低成本多路輸出CMOS帶隙基準(zhǔn)電壓源設(shè)計(jì)

  • 摘要：在傳統(tǒng)Brokaw帶隙基準(zhǔn)源的基礎(chǔ)上，提出一種采用自偏置結(jié)構(gòu)和共源共柵電流鏡的低成本多路基準(zhǔn)電壓輸出的CMOS帶隙基準(zhǔn)源結(jié)構(gòu)，省去了一個(gè)放大器，并減小了所需的電阻阻值，大大降低了成本，減小了功耗和噪聲。該
  • 關(guān)鍵字： 帶隙基準(zhǔn)源  多路基準(zhǔn)電壓輸出  溫度系數(shù)  Cadence  

ARM攜手Cadence：開(kāi)發(fā)基于TSMC 16納米FinFET的A57處理器

  • ARM和Cadence近日宣布合作細(xì)節(jié)，揭示其共同開(kāi)發(fā)首款基于臺(tái)積電16納米FinFET制程的ARM?Cortex?-A57處理器，實(shí)現(xiàn)對(duì)16納米性能和功耗縮小的承諾。測(cè)試芯片是采用完整的Cadence RTL-to-signoff流程、 Cadence Virtuoso 定制設(shè)計(jì)平臺(tái)、ARM Artisan?標(biāo)準(zhǔn)單元庫(kù)和臺(tái)積電的存儲(chǔ)器的宏 ? ??? Cortex -A57處理器是ARM迄今為止性能最高的處理器，基于新的64位指令集
  • 關(guān)鍵字： Cadence  設(shè)計(jì)  EDA  

Cadence和TSMC為16納米FinFET開(kāi)發(fā)設(shè)計(jì)架構(gòu)

  • Cadence設(shè)計(jì)系統(tǒng)公司4月9日宣布與TSMC簽訂了一項(xiàng)長(zhǎng)期合作協(xié)議，共同開(kāi)發(fā)16納米FinFET技術(shù)，以其適用于移動(dòng)、網(wǎng)絡(luò)、服務(wù)器和FPGA等諸多應(yīng)用領(lǐng)域。此次合作非常深入，開(kāi)始于工藝制造的早期階段，貫穿于設(shè)計(jì)分析至設(shè)計(jì)簽收，全面有效解決FinFETs設(shè)計(jì)存在的問(wèn)題，從而交付能實(shí)現(xiàn)超低功耗、超高性能芯片的設(shè)計(jì)方案。 ????在16納米及以下工藝技術(shù)下設(shè)計(jì)開(kāi)發(fā)系統(tǒng)級(jí)芯片設(shè)計(jì)（SoC），只有FinFET 技術(shù)才具備功率、性能和面積上（PPA）的獨(dú)特優(yōu)勢(shì)。與平面FE
  • 關(guān)鍵字： Cadence  設(shè)計(jì)  EDA  

ARM攜Cadence開(kāi)發(fā)Cortex-A57 64位處理器

  • ARM (LSE:ARM; Nasdaq: ARMH) 和Cadence (NASDAQ: CDNS) 日前宣布合作細(xì)節(jié)，揭示其共同開(kāi)發(fā)首款基于臺(tái)積電16納米FinFET制程的ARM?Cortex?-A57處理器，實(shí)現(xiàn)對(duì)16納米性能和功耗縮小的承諾。 測(cè)試芯片是采用完整的Cadence RTL-to-signoff流程、 Cadence Virtuoso 定制設(shè)計(jì)平臺(tái)、ARM Artisan?標(biāo)準(zhǔn)單元庫(kù)和臺(tái)積電的存儲(chǔ)器的宏。
  • 關(guān)鍵字： ARM  Cadence  處理器  Cortex-A57  

電路設(shè)計(jì)模塊化與設(shè)計(jì)重利用

  • 摘要：本文主要介紹了在Cadence Board Design System上實(shí)現(xiàn)電路設(shè)計(jì)模塊化與設(shè)計(jì)重利用的設(shè)計(jì)方法。
    關(guān)鍵詞：Cadence Concept—HDL；原理圖；子電路；模塊化；層次化

    隨著電路設(shè)計(jì)復(fù)雜程度的增加，設(shè)計(jì)
  • 關(guān)鍵字： Cadence Concept&mdash  HDL  原理圖  子電路  模塊化  層次化  

Cadence宣布收購(gòu)Tensilica

  • 　　Tensilica公司的數(shù)據(jù)平面處理單元(DPUs)與Cadence公司的設(shè)計(jì)IP相結(jié)合，將為移動(dòng)無(wú)線、網(wǎng)絡(luò)基礎(chǔ)設(shè)施、汽車信息娛樂(lè)和家庭應(yīng)用等各方面提供更優(yōu)化的IP解決方案。 　　作為業(yè)界標(biāo)準(zhǔn)處理器架構(gòu)的補(bǔ)充，Tensilica公司的IP提供了應(yīng)用優(yōu)化的子系統(tǒng)，以提高產(chǎn)品的辨識(shí)度和更快地進(jìn)入市場(chǎng)。 　　全球持有Tensilica公司IP授權(quán)許可的公司超過(guò)200個(gè)，包括系統(tǒng)OEM制造商及世界前10大半導(dǎo)體公司中的7家。Tensilica的IP核在全球的總出貨量已超過(guò)20億枚。 　　2013年3月1
  • 關(guān)鍵字： Cadence  IP  
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