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Cadence與ARM合作開發(fā)ARM優(yōu)化型系統(tǒng)實(shí)現(xiàn)方案

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布拓展其與ARM的合作關(guān)系，為ARM處理器開發(fā)一個(gè)優(yōu)化的系統(tǒng)實(shí)現(xiàn)解決方案，將實(shí)現(xiàn)端到端的流程，包括一個(gè)全套的可互用型工具、ARM® 處理器和實(shí)體IP、內(nèi)置Linux到GDSII的方法學(xué)與服務(wù)。為了加快該解決方案的采用，Cadence將會(huì)提供完善的補(bǔ)充材料，如指南手冊與學(xué)習(xí)材料，包括兩本方法學(xué)參考書，并拓展服務(wù)、方法學(xué)與培訓(xùn)機(jī)構(gòu)的生態(tài)系統(tǒng)。 　　“軟件復(fù)雜性的不斷攀升驅(qū)使系統(tǒng)成本的提升，業(yè)界領(lǐng)先企業(yè)需要聯(lián)合起來，提供可靠而節(jié)約
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國民技術(shù)選擇Cadence作為先進(jìn)工藝系統(tǒng)SOC設(shè)計(jì)的優(yōu)選供應(yīng)商

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布，中國領(lǐng)先的無工廠IC設(shè)計(jì)企業(yè)國民技術(shù)股份有限公司在對Cadence® Virtuoso®、Encounter®、以及系統(tǒng)級封裝(SiP)技術(shù)進(jìn)行了縝密的評估后，認(rèn)為Cadence技術(shù)和方法學(xué)的強(qiáng)大組合，可幫助國民技術(shù)更好地實(shí)現(xiàn)在先進(jìn)工藝條件下，復(fù)雜的系統(tǒng)級SOC的高品質(zhì)設(shè)計(jì)。寄予這樣的評估國民技術(shù)選擇Cadence公司作為公司設(shè)計(jì)的EDA優(yōu)選供應(yīng)商，應(yīng)用其EDA軟件開發(fā)安全、通信電子市場尖端的系統(tǒng)級芯片(SoC)。 國
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Cadence針對28納米工藝為TSMC模擬/混合信號設(shè)計(jì)參考流程1.0版提供廣泛支持

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)廠商Cadence設(shè)計(jì)系統(tǒng)公司今天宣布，支持臺(tái)灣積體電路制造股份有限公司 (以下簡稱TSMC) 模擬/混合信號(以下簡稱AMS)設(shè)計(jì)參考流程1.0版，以實(shí)現(xiàn)先進(jìn)的28納米工藝技術(shù)。Cadence與TSMC在這項(xiàng)全新設(shè)計(jì)參考流程上的合作，將可協(xié)助促進(jìn)高級混合信號設(shè)計(jì)的上市時(shí)間，幫助降低在設(shè)計(jì)基礎(chǔ)架構(gòu)的多余投資，并提高投資回報(bào)率。 　　“與Cadence之間的合作伙伴關(guān)系，是客戶實(shí)現(xiàn)高級模擬/混合信號設(shè)計(jì)成功不可或缺的一環(huán)，”TSMC設(shè)計(jì)方法與服務(wù)行銷副處長T
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Cadence PCB設(shè)計(jì)仿真技術(shù)

  • Cadence PCB設(shè)計(jì)仿真技術(shù)提供了一個(gè)全功能的模擬仿真器，并支持?jǐn)?shù)字元件幫助解決幾乎所有的設(shè)計(jì)挑戰(zhàn)，從高頻系統(tǒng)到低功耗IC設(shè)計(jì)，這個(gè)強(qiáng)大的仿真引擎可以容易地同各個(gè)Cadence PCB原理圖輸入工具結(jié)合，加速了上市時(shí)間
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Cadence使用最新開放型綜合平臺(tái)加快SoC實(shí)現(xiàn)，降低成本

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司今天發(fā)布Cadence Open Integration Platform，該平臺(tái)能夠顯著降低SoC開發(fā)成本，提高質(zhì)量并加快生產(chǎn)進(jìn)度。Cadence Open Integration Platform是支持其新一代應(yīng)用驅(qū)動(dòng)式開發(fā)的EDA360愿景的一個(gè)關(guān)鍵支柱，包含公司自身及其產(chǎn)業(yè)鏈參與者提供的面向集成而優(yōu)化的IP、全新Cadence Integration Design Environment 以及按需集成服務(wù)。Cadence混合信號(模擬與數(shù)字)設(shè)計(jì)、驗(yàn)證與實(shí)現(xiàn)產(chǎn)品與解決
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Cadence推出驗(yàn)證計(jì)算平臺(tái)加快系統(tǒng)開發(fā)時(shí)間并提高其質(zhì)量

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天公布了第一款全集成高性能驗(yàn)證計(jì)算平臺(tái)，稱為Palladium XP，它在一個(gè)統(tǒng)一的驗(yàn)證環(huán)境中綜合了模擬(Simulation)、加速(Acceleration)與仿真(Emulation)。這種高度可擴(kuò)展的Palladium XP驗(yàn)證計(jì)算平臺(tái)是為了支持下一代設(shè)計(jì)而開發(fā)的，讓設(shè)計(jì)與驗(yàn)證團(tuán)隊(duì)能夠更快地完善他們的軟硬件環(huán)境，在更短的時(shí)間內(nèi)生產(chǎn)出更高質(zhì)量的嵌入式系統(tǒng)。 　　Cadence® Palladium® XP 最高支持20億門的設(shè)
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Cadence 發(fā)布 “盈利差距”戰(zhàn)役藍(lán)圖

  • 　　在EDA360領(lǐng)域的全球領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司 (NASDAQ: CDNS) 今日為半導(dǎo)體產(chǎn)業(yè)奠定了新視野——這就是EDA360。在面向系統(tǒng)設(shè)計(jì)與開發(fā)的應(yīng)用驅(qū)動(dòng)式方法概述中，Cadence向半導(dǎo)體與電子設(shè)計(jì)自動(dòng)化(EDA)社區(qū)發(fā)起了應(yīng)對威脅到電子行業(yè)活力且日益嚴(yán)峻的“盈利差距”的挑戰(zhàn)。 　　EDA360于今晚在圣荷塞技術(shù)展覽館舉辦的一個(gè)展會(huì)中發(fā)布，根據(jù)其展望，系統(tǒng)與半導(dǎo)體公司正在經(jīng)歷一次跳躍式轉(zhuǎn)型，這次轉(zhuǎn)型的意義極為深遠(yuǎn)，即使最著名的公司都
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海思半導(dǎo)體采用CADENCE混合信號和低功耗技術(shù)

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司，今日宣布海思半導(dǎo)體有限公司已在其高級無線與網(wǎng)絡(luò)芯片設(shè)計(jì)方面與Cadence加強(qiáng)合作。海思已經(jīng)將其Cadence Encounter Digital Implementation System、Encounter Power System和Virtuoso 定制設(shè)計(jì)技術(shù)擴(kuò)展應(yīng)用于其先進(jìn)技術(shù)節(jié)點(diǎn)上的低功耗與混合信號流程。海思也采用了Cadence Encounter Conformal  ECO Designer應(yīng)用于其工程變更單流程，幫助設(shè)計(jì)
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芯邦采用Cadence Incisive Xtreme III系統(tǒng)提升SoC驗(yàn)證實(shí)效

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布，位于中國深圳的、無晶圓廠集成電路設(shè)計(jì)領(lǐng)先企業(yè)芯邦科技股份有限公司已采用Cadence Incisive Xtreme III系統(tǒng)來加速其RTL設(shè)計(jì)流程，并為下一代數(shù)字消費(fèi)和網(wǎng)絡(luò)芯片提供了一個(gè)驗(yàn)證流程。 　　芯邦是一家領(lǐng)先的芯片供應(yīng)商，其芯片的目標(biāo)應(yīng)用領(lǐng)域有數(shù)字音視頻處理、移動(dòng)存儲(chǔ)、網(wǎng)絡(luò)通信和消費(fèi)電子等。 Cadence Incisive Xtreme III 系統(tǒng)以及Incisive Enterprise Simulator的部署，使芯邦的
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中芯國際采用 Cadence DFM解決方案

  • 　　今天宣布，中芯國際集成電路制造有限公司采用了 Cadence(R) Litho Physical Analyzer 與 Cadence Litho Electrical Analyzer，從而能夠更準(zhǔn)確地預(yù)測壓力和光刻差異對65和45納米半導(dǎo)體設(shè)計(jì)性能的影響。Cadence Litho Electrical Analyzer -- 半導(dǎo)體行業(yè)第一個(gè)用于各大領(lǐng)先半導(dǎo)體公司從90到40納米生產(chǎn)中的DFM電氣解決方案 -- 與 Cadence Litho Physical Analyzer 結(jié)合，形成了一個(gè)
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Cadence推出IEV 帶來形式分析與仿真引擎雙重動(dòng)力

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天在CDNLive! Silicon Valley上推出了Cadence Incisive Enterprise Verifier (IEV)。它是一個(gè)整合式驗(yàn)證解決方案，可通過形式分析和仿真引擎的雙重作用，帶來獨(dú)特和全新的功能。 IEV可幫助設(shè)計(jì)和驗(yàn)證工程師發(fā)現(xiàn)深藏的邊角情形(corner-case)bug，能測試到單獨(dú)使用形式或仿真引擎漏掉的隱蔽的覆蓋點(diǎn)。 IEV通過更快建立設(shè)計(jì)和更快發(fā)現(xiàn)bug，可提高生產(chǎn)效率;通過產(chǎn)生更多指標(biāo)提高可預(yù)測性，可促
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華虹設(shè)計(jì)采用多種Cadence解決方案用于高級半導(dǎo)體設(shè)計(jì)

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司宣布中國領(lǐng)先的無工廠半導(dǎo)體公司上海華虹集成電路有限責(zé)任公司(以下簡稱華虹設(shè)計(jì))已經(jīng)采用多種Cadence解決方案及服務(wù)，為中國快速發(fā)展的電子市場設(shè)計(jì)高級芯片。華虹設(shè)計(jì)之所以采用Cadence的技術(shù)，是看中其技術(shù)實(shí)力，包括可制造性設(shè)計(jì)(DFM)的低功耗與模擬/射頻產(chǎn)品，以及Cadence的技術(shù)支持服務(wù)的優(yōu)勢。 　　華虹設(shè)計(jì)目前已經(jīng)獲得Cadence多種產(chǎn)品與解決方案的使用權(quán)，包括Cadence Incisive 功能驗(yàn)證、Encounter 數(shù)字IC設(shè)
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Cadence低功耗解決方案納入PowerMagic低功耗設(shè)計(jì)方法中

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)廠商Cadence益華電腦今天宣布，創(chuàng)意電子(Global Unichip Corporation，GUC)將以CPF為基礎(chǔ)的Cadence低功耗解決方案，整合至其PowerMagic設(shè)計(jì)方法中，協(xié)助客戶將復(fù)雜的低功耗ASIC設(shè)計(jì)實(shí)現(xiàn)最佳化。 　　創(chuàng)意電子在PowerMagicTM設(shè)計(jì)方法，針對ASIC設(shè)計(jì)驗(yàn)證與實(shí)現(xiàn)，整合Cadence®低功耗解決方案 (包括Cadence Encounter® RTL Compiler、Encounter 數(shù)位設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)(ED
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利用Cadence設(shè)計(jì)COMS低噪聲放大器

  • 摘 要：結(jié)合一個(gè)2．4 GHz CMOS低噪聲放大器(LNA)電路，介紹如何利用Cadence軟件系列中的IC 5．1．41完成CMOS低噪聲放大器設(shè)計(jì)。首先給出CMOS低噪聲放大器設(shè)計(jì)的電路參數(shù)計(jì)算方法，然后結(jié)合計(jì)算結(jié)果，利用Cadence軟件
  • 關(guān)鍵字： Cadence  COMS  低噪聲放大器    
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