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一種CORDIC協(xié)處理器核的設計與實現(xiàn)

  • 一種CORDIC協(xié)處理器核的設計與實現(xiàn), 隨著航天技術的發(fā)展，航天任務對于導航計算機的性能要求越來越高。導航計算機除了要對傳感器數(shù)據(jù)進行采集，與控制系統(tǒng)進行實時通訊，還要能進行實時的計算。盡管目前航天任務中使用的處理器芯片性能越來越強，但大多
  • 關鍵字： FPGA  IP核  CORDIC  協(xié)處理器  

適用于FPGA、GPU和ASIC系統(tǒng)的電源管理

  • 本文通過列舉Altera 公司的 20nm Arria 10 FPGA 和 Arria 10 SoC (片上系統(tǒng)) 開發(fā)電路板的電源管理解決方案，分析了對于FPGA、GPU 或 ASIC 控制的系統(tǒng)中電源管理帶來的挑戰(zhàn)，并指出通過使用 LTPowerCAD 和 LTPowerPlanner 這類工具，可以大大簡化對負載點穩(wěn)壓器以及各部分分析結(jié)果的映射任務。
  • 關鍵字： 電源管理  FPGA  GPU  ASIC  201609  

智原榮獲ISO9001 Plus品質(zhì)知識典范獎，高經(jīng)營品質(zhì)打造設計服務

  • 　　ASIC 設計服務暨 IP 研發(fā)銷售領導廠商-智原科技(Faraday Technology, TAIEX: 3035)于日前獲頒 ISO9001 Plus 典范獎項。ISO9001:2015是ISO 15年來最大改版，能成為首批獲得SGS專業(yè)驗證的廠商，是對智原在品質(zhì)承諾、經(jīng)營與職能發(fā)展表現(xiàn)上的高度肯定和最具體驗證。 　　智原科技成立于1993年，累積20余年在 IP (矽智財)與 ASIC 設計服務的豐富經(jīng)驗，不但自主產(chǎn)出了3,000多支的 IP，更有2,000多個專案的成功量產(chǎn)經(jīng)驗，客戶遍及臺
  • 關鍵字： ASIC  智原科技  

智原和聯(lián)電發(fā)表28HPC(U) 12.5G SerDes PHY IP解決方案

  • 　　聯(lián)華電子今(3日) 與 ASIC 設計服務暨 IP 研發(fā)銷售廠商智原科技共同發(fā)表智原科技于聯(lián)電28奈米 HPCU 工藝的可編程12.5Gbps SerDes PHY IP 方案。此次智原成功推出的 SerDes PHY，為聯(lián)電28奈米 High-K / Metal Gate 后閘極技術工藝平臺中一系列高速 I/O 解決方案的第一步。 　　藉由采用涵蓋1.25Gbps 到12.5Gbps 的可編程架構技術，此 SerDes PHY 能夠輕易支持10G/1G xPON 被動光纖網(wǎng)絡通訊設備。結(jié)合不同的
  • 關鍵字： 聯(lián)華電子  ASIC   

Arasan推出支持TSMC 28納米HPC工藝的DPHY IP核

  • 　　Arasan今日宣布，其MIPI DPHY IP核Ver1.2版本即刻開始供貨，該版本在TSMC 28納米HPC工藝之上可支持高達2.5Gbps的速度。該IP產(chǎn)品將很快被移植到TSMC最新的HPC Plus工藝上。Arasan的MIPI DPHY IP核向下兼容以前的標準版本，需要時能夠以1.5Gbps或更低的速度運行。 　　Arasan提供的最新DPHY IP產(chǎn)品使用了全新的、正在申請專利的DPHY架構，該架構為實現(xiàn)超低功耗和超小面積而優(yōu)化了DPHY設計。 　　“我們利用自己在DPH
  • 關鍵字： Arasan  IP核  

數(shù)字電路(fpga/asic)設計入門之靜態(tài)時序分析

  • 　　靜態(tài)時序分析簡稱STA(Static Timming Analysis)，它提供了一種針對大規(guī)模門級電路進行時序驗證的有效方法。它指需要更具電路網(wǎng)表的拓撲，就可以檢查電路設計中所有路徑的時序特性，測試電路的覆蓋率理論上可以達到100%，從而保證時序驗證的完備性;同時由于不需要測試向量，所以STA驗證所需時間遠小于門級仿真時間。但是，靜態(tài)時序分析也有自己的弱點，它無法驗證電路功能的正確性，所以這一點必須由RTL級的功能仿真來保證，門級網(wǎng)表功能的正確性可以用門級仿真技術，也可以用后面講到的形式驗證技術。值
  • 關鍵字： fpga  asic  靜態(tài)時序  

關于除法電路

  • 　　除法，這個小學4年紀就開始學習和使用的方法卻一直是我這個ASIC工程師心中的痛。我一直在思考如何能找到一個簡單(硬件資源少)而快捷(時鐘排數(shù)少)的通用除法電路?！　∑鋵嵑唵蔚恼f除法可以用迭代的減法來實現(xiàn)，但是對于硬件，這恐怕要花很多時間。我也一直沒有找到實現(xiàn)任意除法的好方法。但是對于某些除數(shù)固定的除法還是有一些辦法的?！　?)最容易想到的就是ROM查找表，但是ROM畢竟不是我們的目標，雖然ROM有時是不錯的方法?！　?)我開始仔細考慮這個問題是在做264解碼時必須要處理QP的問題。這是一個除以6的計算
  • 關鍵字： 除法電路  ASIC  

Mentor Graphics Veloce VirtuaLAB增加針對領先網(wǎng)絡設計的下一代協(xié)議

  • 　　2015年10月19日，Mentor Graphics公司今天宣布，推出支持25G、50G和100G以太網(wǎng)的Veloce® VirtuaLAB Ethernet環(huán)境。這種支持有助于實現(xiàn)今天正在創(chuàng)建的基于大規(guī)模以太網(wǎng)設計的高效的、基于仿真的驗證。 　　連接需求的激增對交換機和路由器設計的尺寸有著深遠的影響，使之成為了今天開發(fā)的最大的IC設計。設計的絕對尺寸、早期發(fā)布的壓力，以及需要驗證所有路徑，都推動著將驗證從模擬轉(zhuǎn)向基于仿真流程方法的轉(zhuǎn)變。 　　Juniper Networks硅和系統(tǒng)工程
  • 關鍵字： Mentor Graphics  ASIC  

揭秘：北斗衛(wèi)星國產(chǎn)芯片是怎樣煉成的

  • 西昌發(fā)射的兩顆新一代北斗導航衛(wèi)星近日來成為國內(nèi)各方關注的焦點，在這兩顆衛(wèi)星和“遠征一號”火箭上，不僅100%使用了中國自主開發(fā)的宇航CPU芯片，還承載著數(shù)據(jù)總線電路、轉(zhuǎn)換器、存儲器等大量其他國產(chǎn)芯片。據(jù)了解，這是中國衛(wèi)星第一次成體系地批量使用國產(chǎn)芯片。
  • 關鍵字： 北斗  ASIC  

零基礎學FPGA （二十一）SOPC進階，自定義AD轉(zhuǎn)換IP核設計全流程

  • 　　今天帶大家來設計一個自定義的IP核，我們從最基本的做起，包括datasheet 的理解，設計的整體框架，AD轉(zhuǎn)換代碼的編寫，仿真，Avalon-MM總線接口的編寫，硬件系統(tǒng)還是基于上次的硬件系統(tǒng)，不過我們不再用altera給我們提供的IP核了，我們要自己做一個，有時候我們找不到他們提供的IP核，或者有些IP核是收費的，這個時候我們就可以自己來編寫自己的IP，雖然沒有官方的那么標準，但是用來做一些實驗還是沒什么問題的。 　　這次實驗我用的是原來我那塊板子，因為那塊板子上有AD轉(zhuǎn)換芯片，而我們上次搭建的
  • 關鍵字： SOPC  IP核  

FPGA實戰(zhàn)演練邏輯篇：FPGA與ASIC

  • 　　拋開FPGA不提，大家一定都很熟悉ASIC。所謂ASIC，即專用集成電路(Application Specific Integrated Circuit)的簡稱，電子產(chǎn)品中，它無所不在，還真是比FPGA普及得多得多。但是ASIC的功能相對固定，它是為了專一功能而生，希望對它進行任何的功能和性能的改善往往是無濟于事的。打個淺顯的比喻，如圖1.2所示，如果說ASIC是布滿鉛字的印刷品，那么FPGA就是可以自由發(fā)揮的白紙一張。(特權同學版權所有) 　　 ? 　　圖1.2 ASIC和FPG
  • 關鍵字： FPGA  ASIC  

燦芯半導體協(xié)同CEVA及中芯國際共同開發(fā)物聯(lián)網(wǎng)ASIC平臺

  • 　　國際領先的ASIC設計服務公司——燦芯半導體(上海)有限公司(以下簡稱“燦芯半導體”)日前對外宣布，將與戰(zhàn)略合作伙伴們，包括中芯國際集成電路制造有限公司(以下簡稱“中芯國際”)，共同開發(fā)全系列的IoT芯片平臺，提供可配置的芯片方案，目標是為滿足中國在云架構基礎上的對無線智能設備的龐大需求。 　　基于與中芯國際的緊密戰(zhàn)略合作關系，燦芯半導體的IoT ASIC平臺， 建立在中芯國際55nm低漏電(LL)、超低功耗(ULP)兩個具有嵌
  • 關鍵字： ASIC  IoT  

可穿戴醫(yī)療半導體應用方案

  • 　　中國人口老齡化進程正持續(xù)加快中：據(jù)聯(lián)合國2010年的世界人口展望，2010年中國60歲以上人口所占百分比為12.3%，預計到2030年將增至24.4%，到2050年甚至將達33.9%。同時，隨著人們生活水準的提高，預期壽命越來越長，將會更加注重醫(yī)療及保健，門診/家中保健將越來越普遍。而且，人口老齡化或許將催生更高的心臟病、糖尿病、氣喘的發(fā)病率，再加上中國政府計畫實現(xiàn)全民醫(yī)保等等，中國的醫(yī)療設備行業(yè)將會持續(xù)發(fā)展。 　　目前中國醫(yī)療設備市場分散，且僅由少數(shù)大型醫(yī)療設備公司如邁瑞、金科威、歐姆龍等主導，市
  • 關鍵字： ASIC  半導體  

電子產(chǎn)品設計初期的EMC設計考慮

  • 　　隨著產(chǎn)品復雜性和密集度的提高以及設計周期的不斷縮短，在設計周期的后期解決電磁兼容性(EMC)問題變得越來越不切合實際。在較高的頻率下，你通常用來計算EMC的經(jīng)驗法則不再適用，而且你還可能容易誤用這些經(jīng)驗法則。結(jié)果，70% ~ 90%的新設計都沒有通過第一次EMC測試，從而使后期重設計成本很高，如果制造商延誤產(chǎn)品發(fā)貨日期，損失的銷售費用就更大。為了以低得多的成本確定并解決問題，設計師應該考慮在設計過程中及早采用協(xié)作式的、基于概念分析的EMC仿真。 　　較高的時鐘速率會加大滿足電磁兼容性需求的難度。在千
  • 關鍵字： EMC  ASIC  

迎接可穿戴設備時代的設計挑戰(zhàn)

  • 　　可穿戴電子設備對設計工程師提出了前所未有的挑戰(zhàn)—設計工程師需要在沒有專用芯片組或標準化架構的情況下創(chuàng)建智能、緊湊和多功能的產(chǎn)品。由于專用芯片組(標準化架構)的缺失，設計工程師需要在可穿戴產(chǎn)品中使用為移動和手持應用設計的器件和互連技術。 　　如何在兩個不相關的器件之間實現(xiàn)數(shù)字與模擬“鴻溝”的橋接是一個不小的設計挑戰(zhàn)，而這對于有嚴格空間和功耗限制的可穿戴設備來說更是難上加難。同時，發(fā)展迅速的市場要求設計工程師緊跟消費者不斷變化的需求，快速升級現(xiàn)有產(chǎn)品的功能并推出全新的
  • 關鍵字： 可穿戴設備  ASIC  
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