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EEPW首頁 >> 主題列表 >> 硬件描述語言(hdl)

基于Verilog HDL語言的CAN總線控制器設(shè)計及驗證

  • 摘要：在此利用Verilog HDL設(shè)計了一款CAN總線控制器，首先根據(jù)協(xié)議把整個CAN總線控制器劃分為接口邏輯管理、寄存器邏輯和CAN核心模塊3個模塊，然后用Verilog HDL硬件描述語言設(shè)計了各個功能模塊，并使用Modelsim軟件
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MATHWORKS推出基于MATLAB生成HDL代碼的產(chǎn)品

  • MathWorks近日宣布推出HDL Coder，該產(chǎn)品支持MATLAB 自動生成 HDL 代碼，允許工程師利用廣泛應(yīng)用的 MATLAB 語言實現(xiàn) FPGA 和 ASIC 設(shè)計。MathWorks還宣布推出了HDL Verifier，該產(chǎn)品包含用于測試 FPGA 和 ASIC 設(shè)計的 FPGA 硬件在環(huán)功能。有了這兩個產(chǎn)品，MathWorks現(xiàn)在可提供利用 MATLAB 和 Simulink 進(jìn)行 HDL 代碼生成和驗證的能力。
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基于XCR3032的大容量FLASH存儲器接口設(shè)計

  • 摘要：提出一種使用Xilinx公司生產(chǎn)的低功耗CPLD芯片XCR3032來實現(xiàn)微控制器與大容量FLASH存儲器相接口的...
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學(xué)習(xí)FPGA應(yīng)注意的問題

  • FPGA的基礎(chǔ)就是數(shù)字電路和HDL語言，想學(xué)好FPGA的人，建議床頭都有一本數(shù)字電路的書，不管是哪個版本的，這個是基礎(chǔ)，多了解也有助于形成硬件設(shè)計的思想。在語言方面，建議初學(xué)者學(xué)習(xí)Verilog語言，VHDL語言語法規(guī)范嚴(yán)格，調(diào)試起來很慢，Verilog語言容易上手，而且，一般大型企業(yè)都是用Verilog語言。
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基于Verilog HDL的I2C總線分析器

  • 提出了采用VerilogHDL設(shè)計I2C總線分析器的方法，該I2C總線分析器支持三種不同的工作模式：被動、主機和從...
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Verilog HDL阻塞屬性探究及其應(yīng)用

  • Verilog HDL中，有兩種過程賦值方式，即阻塞賦值(blocking)和非阻塞賦值(nonblocking)。阻塞賦值執(zhí)行時，RHS(right hand statement)估值與更新LHS(left hand statement)值一次執(zhí)行完成，計算完畢，立即更新。在執(zhí)行時
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基于Verilog HDL濾波器的設(shè)計

  • 　現(xiàn)代計算機和通信系統(tǒng)中廣泛采用數(shù)字信號處理的技術(shù)和方法，其基本思路是先把信號用一系列的數(shù)字來表示，然后對這些數(shù)字信號進(jìn)行各種快速的數(shù)學(xué)運算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無
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ST-BUS總線接口模塊的Verilog HDL設(shè)計

  • ST-BUS總線接口模塊的Verilog HDL設(shè)計,ST-BUS是廣泛應(yīng)用于E1通信設(shè)備內(nèi)部的一種模塊間通信總線。結(jié)合某專用通信系統(tǒng)E1接口轉(zhuǎn)換板的設(shè)計，本文對ST-BUS總線進(jìn)行了介紹，討論了ST-BUS總線接口收發(fā)模塊的設(shè)計方法，給出了Verilog HDL實現(xiàn)和模塊的時序仿真圖。
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PLD/FPGA硬件語言設(shè)計verilog HDL

  • PLD/FPGA硬件語言設(shè)計verilog HDL,HDL概述　　隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計PLD/FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和verilog HDL及System Verilog。 VHDL發(fā)展的較早，語法嚴(yán)格;而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬
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Verilog HDL與VHDL及FPGA的比較分析

  • Verilog HDL與VHDL及FPGA的比較分析,　Verilog HDL　　優(yōu)點：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵和建模方面有優(yōu)勢?！　∪秉c：很多錯誤在編譯的時候不能被發(fā)現(xiàn)?！　HDL　　優(yōu)點：語法嚴(yán)謹(jǐn)，層次結(jié)構(gòu)清晰。　　缺點：熟悉時間長，不夠靈
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基于Verilog HDL的UART模塊設(shè)計與仿真

  • 摘要：通用異步收發(fā)器UART常用于微機和外設(shè)之間的數(shù)據(jù)交換，針對UART的特點，提出了一種基于Ver4log HDL的UART設(shè)計方法。采用自頂向下的設(shè)計路線，結(jié)合狀態(tài)機的描述形式，使用硬件描述語言設(shè)計UART的頂層模塊及各個子
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基于FPGA和DDS的信號源設(shè)計

  • 基于FPGA和DDS的信號源設(shè)計,1 引言
    直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比，DDS具有頻率切換時間短、頻率分辨率
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Altium加快其軟件更新步伐

  • 　　Altium繼續(xù)在其下一代電子產(chǎn)品設(shè)計軟件Altium Designer中提供新功能，幫助電子產(chǎn)品設(shè)計人員站在新科技和潮流的最前沿。 　　Altium公司首席執(zhí)行官Nick Martin表示：“我們認(rèn)為，讓用戶等待每隔數(shù)年才更新一次版本的產(chǎn)業(yè)模型已經(jīng)完全不符合當(dāng)前的需求。” 　　此次最重要的新特性是基于網(wǎng)絡(luò)的軟件許可證管理和訪問選項。它使電子產(chǎn)品設(shè)計人員能夠有效地管理設(shè)計團(tuán)隊、工作量及項目。 　　Altium Designer中的其他新特性包括針對板卡級設(shè)計人員的定制FP
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