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Verilog HDL基礎(chǔ)j教程之：程序基本結(jié)構(gòu)

  • Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言，也是一種結(jié)構(gòu)描述的語言。也就是說，既可以用電路的功能描述，也可
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Verilog HDL基礎(chǔ)教程之：實(shí)例4 PS/2接口控制

  • 實(shí)例的內(nèi)容及目標(biāo)1.實(shí)例的主要內(nèi)容本實(shí)例通過Verilog編程實(shí)現(xiàn)在紅色颶風(fēng)II代Xilinx開發(fā)板上面實(shí)現(xiàn)對鍵盤、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤輸入的數(shù)據(jù)在LCD上面顯示出來，或者通過RS-232在PC機(jī)上的超級
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Verilog HDL基礎(chǔ)教程之：組合邏輯電路的實(shí)現(xiàn)

  • 數(shù)字邏輯電路分為兩種，分別是組合邏輯與時(shí)序邏輯。(1)組合邏輯：輸出只是當(dāng)前輸入邏輯電平的函數(shù)(有延時(shí))，與電路的原始狀態(tài)無關(guān)的邏輯電路。也就是說，當(dāng)輸入信號(hào)中的任何一個(gè)發(fā)生變化時(shí)，輸出都有可能會(huì)根據(jù)其變化
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Verilog HDL與C語言的區(qū)別與聯(lián)系詳解

  • 數(shù)字電路設(shè)計(jì)工程師一般都學(xué)習(xí)過編程語言、數(shù)字邏輯基礎(chǔ)、各種EDA軟件工具的使用。就編程語言而言，國內(nèi)外大多數(shù)學(xué)校都以C語言為標(biāo)準(zhǔn)，只有少部分學(xué)校使用Pascal 和Fortran。算法的描述和驗(yàn)證常用C語言來做。例如要
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Verilog HDL獨(dú)家程序設(shè)計(jì)經(jīng)驗(yàn)分享

  • 對于Verilog HDL的初學(xué)者，經(jīng)常會(huì)對語法中的幾個(gè)容易混淆的地方產(chǎn)生困惑。下面列出幾個(gè)常見問題和解決它們的小竅門。1.“=”和“=”的區(qū)分方法前面的內(nèi)容已經(jīng)從原理上解釋了阻塞(=)和非阻塞(=
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Verilog HDL基礎(chǔ)教程之：程序基本結(jié)構(gòu)

  • Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言，也是一種結(jié)構(gòu)描述的語言。也就是說，既可以用電路的功能描述，也可以
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玩轉(zhuǎn)FPGA必備基礎(chǔ)

  • 通過論壇里如火如荼的FPGA DIY活動(dòng)就能看出來FPGA必然是現(xiàn)今的技術(shù)熱點(diǎn)之一。無論學(xué)生還是工程師都希望跨進(jìn)FPGA的大門。網(wǎng)絡(luò)上各種開發(fā)板、培訓(xùn)班更是多如牛毛，仿佛在告訴你不懂FPGA你就OUT啦。那么我們要玩轉(zhuǎn)FPGA必須具備哪些基礎(chǔ)知識(shí)呢?下面我們慢慢道來。
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U盤SoC的設(shè)計(jì)與實(shí)現(xiàn)

  • 設(shè)計(jì)和實(shí)現(xiàn)了U盤SoC。本系統(tǒng)包括USB CORE和已驗(yàn)證過的CPU核、Nandflash、UDC_Control等模塊，模塊間通過總線進(jìn)行通信。其中USB CORE為本文設(shè)計(jì)的重點(diǎn)，用Verilog HDL語言實(shí)現(xiàn)，同時(shí)并為此設(shè)計(jì)搭建了功能完備的Modelsim仿真環(huán)境，進(jìn)行了仿真驗(yàn)證。
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電路設(shè)計(jì)模塊化與設(shè)計(jì)重利用

  • 摘要：本文主要介紹了在Cadence Board Design System上實(shí)現(xiàn)電路設(shè)計(jì)模塊化與設(shè)計(jì)重利用的設(shè)計(jì)方法。
    關(guān)鍵詞：Cadence Concept—HDL；原理圖；子電路；模塊化；層次化

    隨著電路設(shè)計(jì)復(fù)雜程度的增加，設(shè)計(jì)
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8位無符號(hào)數(shù)乘法運(yùn)算HDL設(shè)計(jì)實(shí)例

  • 原理分析 加減乘除是運(yùn)算的基礎(chǔ)，也是我們在小學(xué)課堂里的重點(diǎn)必修課。乘除運(yùn)算雖然對于我們今天來說還是小菜一碟，讓計(jì)算機(jī)做起來也是九牛一毛不足掛齒，但是要真探究一下計(jì)算機(jī)是如何完乘除運(yùn)算的，可還真有
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Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

  • 1 引言近30年來，由于微電子學(xué)和計(jì)算機(jī)科學(xué)的迅速發(fā)展，給EDA(電子設(shè)計(jì)自動(dòng)化)行業(yè)帶來了巨大的變化。特別是進(jìn)入20世紀(jì)90年代后，電子系統(tǒng)已經(jīng)從電路板級系統(tǒng)集成發(fā)展成為包括ASIC、FPGA和嵌入系統(tǒng)的多種模式。可以說
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基于Verilog HDL語言的32X8 FIFO設(shè)計(jì)

  • 摘要:介紹了FIFO的基本概念、設(shè)計(jì)方法和步驟,采用了一種新穎的讀、寫地址寄存器和雙體存儲(chǔ)器的交替讀、寫機(jī)制,實(shí)現(xiàn)了FIFO的基本功能,同時(shí)使本32X8 FIFO擁有可同時(shí)讀、寫的能力,完全基于Verilog HDL語言實(shí)現(xiàn)了電路功能
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基于NiosII軟核處理器的步進(jìn)電機(jī)接口設(shè)計(jì)

  • 摘要：NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺(tái)使用的一款高速處理器，為了適應(yīng)高速運(yùn)動(dòng)圖像采集，提出...
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基于Verilog HDL語言的CAN總線控制器設(shè)計(jì)及驗(yàn)證

  • 摘要：在此利用VerilogHDL設(shè)計(jì)了一款CAN總線控制器，首先根據(jù)協(xié)議把整個(gè)CAN總線控制器劃分為接口邏輯管理、寄...
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Verilog HDL設(shè)計(jì)自動(dòng)數(shù)據(jù)采集系統(tǒng)

  • 隨著數(shù)字時(shí)代的到來，數(shù)字技術(shù)的應(yīng)用已經(jīng)滲透到了人類生活的各個(gè)方面。數(shù)字系統(tǒng)發(fā)展在很大程度上得益于器件和集成技術(shù)的發(fā)展，著名的摩爾定律(Moores Law)的預(yù)言也在集成電路的發(fā)展過程中被印證了，數(shù)字系統(tǒng)的設(shè)計(jì)理
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