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多路同步串口的FPGA傳輸實現(xiàn)

作者: 時間:2009-05-21 來源:詹必勝 吳斌方 楊光友 湖北工業(yè)大學(xué) 收藏

本文引用地址:http://m.ptau.cn/article/94602.htm

  圖5 的數(shù)據(jù)傳輸

  為驗證各控制信號的時序邏輯,做如下仿真:接收及緩存數(shù)據(jù)。仿真的時序如圖6所示。data_temp0~data_temp7 為接收模塊的移位寄存器,在frame的下降沿時將數(shù)據(jù)寫入各自的R_FIFO中;R_FIFO中的數(shù)據(jù)依次通過寄存器data_m寫入S_FIFO中。8次寫入后,一輪緩存即結(jié)束,等待下次請求。

  圖6 接收及緩存數(shù)據(jù)時序仿真圖



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