国产肉体XXXX裸体137大胆,国产成人久久精品流白浆,国产乱子伦视频在线观看,无码中文字幕免费一区二区三区 国产成人手机在线-午夜国产精品无套-swag国产精品-国产毛片久久国产

新聞中心

EEPW首頁 > 嵌入式系統(tǒng) > 設(shè)計(jì)應(yīng)用 > 多路同步串口的FPGA傳輸實(shí)現(xiàn)

多路同步串口的FPGA傳輸實(shí)現(xiàn)

作者: 時(shí)間:2009-05-21 來源:詹必勝 吳斌方 楊光友 湖北工業(yè)大學(xué) 收藏

  內(nèi)部采用異步FIFO解決時(shí)鐘頻率和時(shí)鐘頻率不匹配的問題,寫時(shí)鐘由輸出的同步時(shí)鐘信號提供,時(shí)鐘頻率為60MHz;讀時(shí)鐘由的鎖相環(huán)PLL時(shí)鐘提供,PLL輸出時(shí)鐘頻率為100MHz。

本文引用地址:http://m.ptau.cn/article/94602.htm

  接收模塊

  由于的8個(gè)同步串口同時(shí)寫入,F(xiàn)PGA數(shù)據(jù)接收模塊一共有8個(gè),每個(gè)模塊接收到的數(shù)據(jù)都存放在一個(gè)特定的FIFO中,將其稱之為R_FIFO。

  DSP輸出信號為frame,clk, data,F(xiàn)PGA以DSP同步串口的輸出時(shí)鐘clk作為采集數(shù)據(jù)的時(shí)鐘。系統(tǒng)上電結(jié)束后,F(xiàn)PGA等待發(fā)送接收允許指令,接收允許后,F(xiàn)PGA就可以開始接收數(shù)據(jù)。

  當(dāng)frame信號為高,F(xiàn)PGA即開始接收從DSP發(fā)送的串行數(shù)據(jù),在每個(gè)dsp_clk的上升沿讀取一個(gè)bit的數(shù)據(jù),之后將數(shù)據(jù)轉(zhuǎn)入移位寄存器中。FPGA引入一個(gè)模塊,時(shí)刻監(jiān)測frame的下降沿,當(dāng)frame下降時(shí),即表示一個(gè)字的數(shù)據(jù)發(fā)送完畢,移位寄存器的數(shù)據(jù)放入R_FIFO的數(shù)據(jù)輸入口,將R_FIFO的寫使能置高,向R_FIFO發(fā)出寫入請求,寫入此時(shí)的數(shù)據(jù)至R_FIFO中,依次循環(huán)。當(dāng)R_FIFO中的數(shù)據(jù)個(gè)數(shù)不為0時(shí),即向FPGA的發(fā)送模塊發(fā)送請求。

  發(fā)送模塊

  接收模塊接收到DSP同步串口數(shù)據(jù)后,即通過reg與answer信號與FPGA數(shù)據(jù)發(fā)送模塊之間進(jìn)行數(shù)據(jù)傳輸,如圖3所示。

  圖3 FPGA接收及發(fā)送模塊



評論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉