業(yè)界分析:65納米工藝可降低功耗提高速度
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然而,采用這種絕緣層制作集成電路時,還有待提高成品率。其中,最主要的問題是采用高介質率絕緣層后會降低載流子的遷移率。傳統(tǒng)的集成電路采用多晶硅作為電極材料,而其與高介電率的HfO2系列絕緣層在邊界會產生電位差,從而發(fā)生控制電壓(閾值電壓)偏移的問題。目前,解決這一問題是科技人員的攻關項目之一。
低介電率的層間絕緣膜引線模塊技術
集成度較高的集成電路,一般采用多層配線來傳輸信號。在最先進的處理器中,配線多達10層。與集成電路技術不同,配線結構的細微化,并不能提高集成電路的性能。相反地,由于提高了集成度,從而使配線之間的距離變短,因此增加了負荷。當運行速度提高時,會同時增大所消耗的功率。
為了避免這種情況,應采用低介電率材料,使支撐配線的絕緣材料難于傳遞電壓。傳統(tǒng)的集成電路采用SiO2作為配線的絕緣材料。然而,SiO2不能滿足65納米集成電路對配線絕緣的要求。因此必須開發(fā)低介電率的絕緣材料。針對65納米工藝,配線絕緣采用的材料其介電率要求在1.5至2.0左右。這一數(shù)值接近真空條件或空氣的介電率。有一種方法是在SiO2層引入高密度的納米級空孔,形成多孔材料。然而,配線絕緣層還有支撐配線的作用,多孔材料并不適用。在降低介電率的同時,該材料必須要有一定的機械強度和適于進行加工。
科學家們在SiO2中制作成功了大小一致的納米級孔,從而形成了機械強度較大的多孔結構的低介電率材料。他們在溶液中讓界面活性劑以“自組織”的形式形成圓筒狀的微胞,將這些微胞作為形成納米級孔的“鑄?!薄?nbsp;
在上述溶液中,加入TEOS等氧化硅類原料分子,在微胞附近發(fā)生聚合反應。把反應后的溶液涂布在硅襯底上后加以干燥,在適當?shù)臏囟认抡舭l(fā)界面活性劑,就制成了排布均勻的多孔結構的氧化硅膜。
由于這種氧化硅的表面具有親水性,在空氣中放置后會吸收空氣中的水分形成硅膠,從而提高其介電率。除此之外,在65納米工藝中,代替作為引線材料的鋁,采用了在大電流條件下不易劣化的銅。這種銅引線也有一定的缺點,銅會擴散到SiO2中從而降低其絕緣性,因此還需要研究出克服這一缺點的方法。
新結構晶體管及分析測量技術
晶體管是集成電路的基本構件。在提高晶體管的性能上,除了增加其集成度外,最根本的是要突破硅材料極限。硅作為取之不盡和廉價的高性能半導體材料,在今后10年左右仍將是半導體行業(yè)最主要的基本材料。目前,科學家將眼光投向與硅結構相似的重要的半導體材料鍺,研究人員在硅襯底之上,生成一層其原子大于硅的鍺晶體。這種硅鍺結構提高了電子空穴的遷移速度,相應增大了晶體管的電流驅動能力。
隨著信息爆炸式增長,需要大量低功耗、可高速運行的信息設備。滿足這一需求的一項重要技術是下一代的集成電路技術即65納米技術。
從1965年Intel公司的Moore提出著名的摩爾定律到今年4月,正好是40年。40年來,半導體器件的發(fā)展歷程一直遵循著這一定律。進入2005年,IBM、德國英飛凌、韓國三星和新加坡特許半導體公司聯(lián)合的團隊以及美國德州儀器公司等廠商,都推出了65納米工藝制作的半導體集成電路樣品。我國臺灣省的臺積電也將在2005年年底批量生產65納米器件。
與上一代的90納米工藝相比,65納米工藝可以使每個芯片上集成的晶體管數(shù)目增加一倍。同時,采用65納米線寬工藝后,可以比90納米工藝降低20%的器件功耗,運行速度則提高50%,相應地還可以大幅降低生產成本。
以下將介紹65納米半導體器件在材料和工藝上的幾項重要技術趨勢。
高介電率絕緣的柵極技術
隨著集成度的提高,在工藝上首先遇到的是需要減少柵極絕緣層的厚度。要想提高微處理器的工作速度,就要求其具有強大的電流驅動能力。如果可以把柵極絕緣層做得盡可能薄,就能增大與絕緣層厚度成反比的靜電電容值。該電容值增大,就會增加載流子的面密度,從而提高器件的電流驅動能力。然而,減少絕緣層的厚度是有限制的。由于量子力學的隧道效應,絕緣層減少到一定程度,漏電流會急劇增大,從而導致器件功耗大幅增加。Intel公司之所以停止開發(fā)4GHz處理器,就是遇到了這一技術難題。
克服這一技術難題的重要技術就是采用高介電率(高K值)的絕緣層。傳統(tǒng)半導體集成電路使用的絕緣層是SiO2,其介電率為3.9??茖W家們發(fā)現(xiàn),高介電率的材料其能隙小,對載流子的勢壘較低。經(jīng)過多次試驗,他們找到了介電率為20的鉿,其氧化物HfO2可望成為新一代集電路采用的絕緣層材料。
上述的硅結構就是人們常提起的“畸變硅”。利用上述畸變硅SOI,可制作高性能的CMOS集成電路。
在這種畸變硅SOI基礎上,還可演化出其余的硅結構晶體管。在應用畸變硅SOI時,最關鍵的是要保證制作出高質量的、畸變較大的SOI襯底。在制作高質量的SOI上,研究人員開發(fā)出了一種氧化濃縮技術。利用這種技術,可將硅和其合金結晶層在加熱條件下進行氯化。采用這種技術制作出的畸變SIO圓片,可均勻地控制畸變硅層的厚度和畸變量。利用這種先進技術制作出的絕緣層擁有優(yōu)質的表面平坦度,并且可將鍺的濃度提高至接近100%。
采用這種氧化濃縮技術,研究人員成功地制作出了高品質的絕緣體上鍺(Ge On Insolutor)襯底,其層厚可控制在10納米以下。利用這種GOI制作的晶體管,較大地提高其電流驅動能力,并且成功地抑制了短溝道效應造成的影響。經(jīng)測驗,所制成的畸變鍺溝道結構的晶體管,其遷移率是傳統(tǒng)硅晶體管的10倍以上。
此外,為了提高集成度,另一個重要的工作是分析檢測技術。要把晶體管內部的雜質原子的分布情況精確到納米級。為了適應這種要求,科學家開發(fā)出了新型的掃描隧道顯微鏡(STM)。這種STM可準確地“捕捉”到每個雜質原子所處的位置,并且可精確地測量出硅的應力分布情況。這是研究和開發(fā)65納米級器件必不可少的設備之一。
光刻檢測技術
在提高器件集成度上,最重要的一環(huán)是光刻工藝,即將電路版圖進行高精度的“縮小”,將其“刻”在硅圓片上。光刻機是集成電路制造設備中最為昂貴的設備,其本身的科技含量也最高。與此同時,精確地進行版圖中尺寸和形狀的測量也是極為重要的。
舉例而言,如果想制造50納米線寬的器件,就需要有可檢測出0.5納米精度的設備。傳統(tǒng)的光學顯微鏡已不勝其力。即使是傳統(tǒng)的掃描電子顯微鏡也勉為其難。為了解決這一問題,科學家開發(fā)出了原子間力顯微鏡AFM(Atomic Force Microscope),其檢測精度可達到0.3~0.5納米。
在光刻工藝中,微小的缺陷和灰塵粒子都可影響器件的成品率。對于45納米線寬的器件,必須采用超紫外線EUV光束作為光刻機的光束。這種EUV光束的波長為13.5納米。對于小于45納米線寬的32納米和22納米線寬的集成電路,也要應用這種先進的EUV光束的光刻機。對于各種半導體材料而言,在13.5納米波束下,并不存在光透明性能。然而,采用反射光學系統(tǒng),光刻工藝中使用的掩膜,可應用納米級厚度的多層反射結構。為了對這種結構進行精確的檢測,研究人員利用光刻中采用相同波長的EUV光束,進行器件內部多層膜的檢測。目前,已經(jīng)能檢測出2納米的缺陷。
線路系統(tǒng)技術
對于65納米乃至更細微結構的集成電路,信號的延遲和器件性能的差值越來越嚴重。在制出集成電路后,如果不能調整上述的性能差值,就不能使器件的性能達到其所應實現(xiàn)的“極至”。因而,研究人員開發(fā)出了新型技術,可在集成電路制成后,微調其特性,從而實現(xiàn)更高的運行速度。
為了在很短的時間內對多個參數(shù)進行優(yōu)化,采用了遺傳算法等人工智能手段。例如,在數(shù)字集成系統(tǒng)芯片的內部,對于各個電路模塊分別根據(jù)時鐘信號同步地存取數(shù)據(jù),從而可進行復雜的信息處理。盡管在設計時考慮到上述問題,然而不可避免地還有個別電路模塊的時鐘信號會出現(xiàn)延遲,從而使整個集成電路不能正常工作。為了解決這一問題,在芯片中增加了一個可編程的處理器電路,可以自由地改變時鐘信號的傳遞時間。
對于這種65納米器件所必須的技術,研究人員進行了試驗性芯片的驗證。他們制造了一個65納米線寬的中等規(guī)模集成的乘法電路。測試結果表明,其性能超過了原定的設計值,特別是其實現(xiàn)了超高速的運行,即使在低于電源電壓的運行條件下,它也可正常工作,從而降低了這種集成電路的功耗。如果在進行集成電路設計時,就考慮到采用上述動態(tài)調整時鐘的技術,那么則可簡化調整時鐘所進行的計算。這樣一來,給電路試制等后工序留有了余地,從而可減少集成電路設計和試制的工作量,提前芯片的上市時間。
未來展望
當前半導體器件的柵極長度已小于50納米,為了維持摩爾定律,到2010年半導體器件的柵極長度必須縮小至20納米。在此種情況下,器件的絕緣層也相應地按比例縮小。此時,絕緣層厚度約0.7納米,即5個原子的厚度。從理論上講,不可能制作出比原子更薄的絕緣層。此時,半導體器件的集成化將面臨本質性的難題。實際上,在微細化程度達到接近1個原子時,由于量子力學的隧道效應,幾個原子厚度的絕緣層會發(fā)生“穿通”現(xiàn)象,從而失去其絕緣性。到那一時刻,必須要有更新的材料和史無前例的更先進的器件工藝,才能維持摩爾定律的正確性。而這需要眾多科學家的共同努力。
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