SRAM的讀過程以讀“1”為例，通過譯碼器選中某列位線對BL,BLB進行預充電到電源電壓VDD，預充電結束后，再通過行譯碼器選中某行，則某一存儲單元被選中，由于其中存放的是“1”，則WL=1、Q=1、QB=0。晶體管N4、N5導通，有電流經(jīng)N4、N5到地，從而使BLB電位下降，BL、BLB間電位產(chǎn)生電壓差，當電壓差達到一定值后打開靈敏度放大器，對電壓進行放大，再送到輸出電路，讀出數(shù)據(jù)。

　　結構原理

　　SRAM ( Static RAM)，即靜態(tài)RAM.它也由晶體管組成。接通代表1，斷開表示0，并且狀態(tài)會保持到接收了一個改變信號為止。這些晶體管不需要刷新，但停機或斷電時，它們同DRAM一樣，會丟掉信息。SRAM的速度非?？?，通常能以20ns或更快的速度工作。一個DRAM存儲單元僅需一個晶體管和一個小電容.而每個SRAM單元需要四到六個晶體管和其他零件。所以，除了價格較貴外，SRAM芯片在外形上也較大，與DRAM相比要占用更多的空間。由于外形和電氣上的差別，SRAM和DRAM是不能互換的。

　　SRAM的高速和靜態(tài)特性使它們通常被用來作為Cache存儲器。計算機的主板上都有Cache插座。

　　SRAM下圖所示的是一個SRAM的結構框圖。 由上圖看出SRAM一般由五大部分組成，即存儲單元陣列、地址譯碼器(包括行譯碼器和列譯碼器)、靈敏放火器、控制電路和緩沖/驅動電路。在圖中，A0-Am-1為地址輸入端，CSB. WEB和OEB為控制端，控制讀寫操作，為低電平有效，1100-11ON-1為數(shù)據(jù)輸入輸出端。存儲陣列中的每個存儲單元都與其它單元在行和列上共享電學連接，其中水平方向的連線稱為“字線”，而垂直方向的數(shù)據(jù)流入和流出存儲單元的連線稱為“位線”。通過輸入的地址可選擇特定的字線和位線，字線和位線的交叉處就是被選中的存儲單元，每一個存儲單元都是按這種方法被唯一選中，然后再對其進行讀寫操作。有的存儲器設計成多位數(shù)據(jù)如4位或8位等同時輸入和輸出，這樣的話，就會同時有4個或8個存儲單元按上述方法被選中進行讀寫操作。

　　在SRAM 中，排成矩陣形式的存儲單元陣列的周圍是譯碼器和與外部信號的接口電路。存儲單元陣列通常采用正方形或矩陣的形式，以減少整個芯片面積并有利于數(shù)據(jù)的存取。以一個存儲容量為4K位的SRAM為例，共需12條地址線來保證每一個存儲單元都能被選中(212 =-4096)。如果存儲單元陣列被排列成只包含一列的長條形，則需要一個12/4K位的譯碼器，但如果排列成包含64行和64列的正方形，這時則只需一個6/64位的行譯碼器和一個6/64位的列譯碼器，行、列譯碼器可分別排列在存儲單元陣列的兩邊，64行和64列共有4096個交叉點，每一個點就對應一個存儲位。因此，將存儲單元排列成正方形比排列成一列的長條形要大大地減少整個芯片地面積。存儲單元排列成長條形除了形狀奇異和面積大以外，還有一個缺點，那就是排在列的上部的存儲單元與數(shù)據(jù)輸入/輸出端的連線就會變得很長，特別是對于容量比較大得存儲器來說，情況就更為嚴重，而連線的延遲至少是與它的長度成線性關系，連線越長，線上的延遲就越大，所以就會導致讀寫速度的降低和不同存儲單元連線延遲的不一致性，這些都是在設計中需要避免的。