臺積電、英特爾、三星,背面供電技術大比拼
隨著摩爾定律的演進,晶體管越來越小,密度越來越高,堆疊層數也越來越多,可能需要穿過 10~20 層堆疊才能為下方晶體管提供電源和數據信號,這導致互連線和電源線共存的線路層變成了一個越來越混亂的網絡。同時,電子在向下傳輸的過程中,會出現 IR 壓降現象,導致電力損失產生。
本文引用地址:http://m.ptau.cn/article/202405/458503.htm除了電力損失,供電線路占用空間也是問題。芯片電源線路布線復雜的后段制程,往往占至少 20% 資源,如何解決信號網絡跟供電網絡資源排擠問題,使元件微縮,變成芯片設計者主要挑戰(zhàn),這就造成半導體業(yè)界開始把供電網絡轉移到芯片背面的原因。
臺積電超級電軌 2025 年 A16 制程上亮相,技術復雜提高芯片效率
晶圓代工龍頭臺積電日前在北美技術論壇發(fā)表 A16 節(jié)點制程,除了容納更多晶體管,提升運算效能,更降低能耗。更令人關切的,在 A16 芯片導入結合超級電軌(Super PowerRail) 架構與納米片晶體管,帶動運算速度更快、更有效率的數據中心處理器發(fā)展。尤其,臺積電 A16 采不同芯片布線。向晶體管輸送電力的電線將位于晶體管下方而不是上方,稱為背面供電,有利于生產更有效率的芯片。
事實上,最佳化處理器的方法之一是緩解 IR 壓降,這現象會降低芯片晶體管接收的電壓,降低性能。A16 電線不太容易出現電壓下降、不僅簡化電力分配,還允許芯片電路更緊密封裝,目標是處理器放入更多晶體管以提高運算能力。而且,晶體管由四個主要元件組成,源極、汲極、通道和閘極。源極是電流流入晶體管的入口點,汲極是出口,通道和閘極依序負責協調電子的運動。
臺積電在 A16 制程技術上將電力傳輸線直接連接源極和汲極。對此,臺積電表示,決定更復雜設計是因有助于提高芯片效能。在此情況下,使用超級電軌的 A16 將較 N2P 相同 Vdd(工作電壓) 下,運算速度增加 8%~10%,或相同運算速度下,功耗降低 15%~20%,芯片密度提升高達 1.10 倍,支援數據中心產品。
英特爾 PowerVia 將在 2024 年于 Intel 20A 上生產就緒
與臺積電超級電軌相同的,英特爾也推出背面供電解決方案 PowerVia。據介紹,電源線原本可能占據芯片上面 20% 的空間,但 PowerVia 背面供電技術節(jié)省了這一空間,也意味著互連層可以變得更寬松一些。
對此,先前英特爾團隊還特地制作 Blue Sky Creek 測試芯片證明,背面供電技術電源線和互連線可分離并線徑更大,以改善供電和信號傳輸。測試結果顯示,芯片大部分區(qū)域的標準單元利用率都超過 90%,平臺電壓降低 30%,并達成 6% 頻率提升,同時單元密度也大幅增加,并有望降低成本。PowerVia 測試芯片也展示良好的散熱特性,符合邏輯微縮預期將實現的更高功率密度。
另外,PowerVia 也計劃導入到英特爾代工服務(IFS)當中,使客戶所設計的芯片能更快地達到產品能效和性能的提升。根據英特爾 PowerVia 背面供電技術的官方介紹,英特爾將在 Intel 20A 制程技術上采用 PowerVia 背面供電技術及 RibbonFET 全環(huán)繞柵極晶體管的架構,預計 2024 上半年生產準備就緒,用于未來量產客戶端 ARL 平臺,正在晶圓廠啟動步進(First Stepping)。
三星計劃 2027 年開始在 SF1.4 制程上應用
至于,臺積電另一競爭對手三星除了率先轉型 GAA 晶體管技術之外,其背面供電技術(BSPDN)也是三星追逐先進制程的殺手锏。根據先前韓國媒體報道,三星代工部門技術長 Jung Ki-tae Jung 曾宣布,2027 年將背面供電技術用于 1.4 納米制程。
報道指出,與傳統前端供電網絡相比,三星的背面供電網絡成功將耗用晶圓面積減少 14.8%,芯片擁有更多空間,可增加更多晶體管,提高整體性能,布線長度減少 9.2%,有助于降低電阻使更多電流通過,降低功耗,改善功率傳輸狀況。三星電子相關人士表示,采用背面供電技術的半導體的量產時間,可能會根據客戶的時程安排而有所不同。三星正在調查背面供電技術應用的客戶需求。
評論