提出了一種高效并行的二維離散提升小波(DWT)變換結(jié)構(gòu)，該結(jié)構(gòu)只需要7 行數(shù)據(jù)緩存，即可實(shí)現(xiàn)行和列方向同時進(jìn)行濾波變換。采用一種基于CSD 編碼和優(yōu)化的移位加操作實(shí)現(xiàn)常系數(shù)乘法器，整個小波變換插入多級流水線寄存器，加快了處理速度。用VHDL設(shè)計可自動驗(yàn)證的testbench,通過matlab+modelsim聯(lián)合仿真能方便有效地對IP 核進(jìn)行驗(yàn)證。此IP核具有3個可配置參數(shù)，分別為圖像尺寸、位寬、小波變換的級數(shù)，可方便重用。該IP 核已經(jīng)在XC2VP20 FPGA 上實(shí)現(xiàn)，并能穩(wěn)定工作在60MHz 時鐘頻率下，其處理512×5128bit 圖像的速度可達(dá)240 幀/s，完全能滿足高速圖像實(shí)時處理要求。

基于FPGA+的二維提升小波變換IP核設(shè)計.pdf