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基于LVDS技術的實時圖像測試裝置的設計

作者: 時間:2010-06-08 來源:網絡 收藏
目前在一些彈載設備中,由于采集的數(shù)據(jù)量很大,因此在其與地面測試臺進行數(shù)據(jù)傳輸時需要很高的傳輸速率。傳統(tǒng)的圖像數(shù)據(jù)傳輸方法存在很大的局限性。比如,物理層接口無法滿足數(shù)據(jù)的傳輸速度;由于傳輸通道的增多引起傳輸導線數(shù)量的增加導致系統(tǒng)功耗、噪聲也隨之增大等。低電壓差分信號傳輸技術()為解決這一問題提供了可能。
1 技術簡介
  技術的核心是采用極低的電壓擺幅高速差動傳輸數(shù)據(jù),可以實現(xiàn)點對點或一點對多點的連接,具有低功耗、低誤碼率、低串擾和低輻射等特點,其傳輸介質可以是銅質的PCB連線,也可以是平衡電纜。LVDS在對信號完整性、低抖動及共模特性要求較高的系統(tǒng)中得到了越來越廣泛的應用[1]。
  圖1為LVDS器件單工通信基本原理框圖。它由一個驅動器、差分互連單元和一個接收器組成。驅動器和接收器主要完成信號電平和傳輸方式轉換,它不依賴于特定的供電電壓,很容易遷移到低壓供電的系統(tǒng)中去,而性能不變。互連單元包含電纜、PCB上差分導線對以及匹配電阻。

本文引用地址:http://m.ptau.cn/article/195398.htm

2 系統(tǒng)總體方案設計
  系統(tǒng)采用USB接口電路實現(xiàn)計算機與FPGA的數(shù)據(jù)傳輸,以LVDS串行器與解串器構建的發(fā)送與接收電路。系統(tǒng)的原理框圖如圖2所示。

  系統(tǒng)的工作原理為:計算機將控制命令及數(shù)據(jù)經由USB接口發(fā)送給FPGA,F(xiàn)PGA將實時圖像數(shù)據(jù)部分存儲到高速SRAM,然后根據(jù)控制命令將SRAM中數(shù)據(jù)傳送給LVDS串行器;另外,F(xiàn)PGA還需將回讀的實時圖像數(shù)據(jù)以20 MB/s的速度經由USB接口發(fā)送給計算機進行處理。
3 系統(tǒng)結構組成及其實現(xiàn)
3.1 USB接口實現(xiàn)

  本系統(tǒng)所使用的USB單片機選用Cypress公司開發(fā)的EZ-USB FX2芯片CY7C68013。該芯片集成了51單片機內核、USB2.0收發(fā)器、串行接口引擎(SIE)、4 KBFIFO存儲器以及通用可編程接口等模塊,這些模塊則保證了CY7C68013可與外圍器件實現(xiàn)無縫的、高速的數(shù)據(jù)傳輸[2]。用戶在使用該單片機與外圍設備進行數(shù)據(jù)傳輸時,只需直接利用GPIF接口來實現(xiàn)與外圍設備之間的邏輯連接,就可以進行高速數(shù)據(jù)的傳輸。CY7C68013的GPIF接口有16位數(shù)據(jù)線,6個RDY信號和6個CTL信號。其中RDY信號為等待信號,GPIF可連續(xù)采樣RDY信號。通常用來等待指定信號的某個狀態(tài)出現(xiàn),以確定GPIF下一步動作。CTL信號為控制輸出信號。通常用作選通信號、非總線輸出信號以及產生簡單的脈沖信號[3]。 CY7C68013在高速模式下,發(fā)送數(shù)據(jù)的碼率可達到480 Mb/s,因此可將20 MB/s的實時圖像數(shù)據(jù)實時地傳送給計算機[2]。
  本系統(tǒng)的USB傳輸部分主要實現(xiàn)將計算機發(fā)出的控制命令及實時圖像數(shù)據(jù)發(fā)送給FPGA,并將回讀的實時圖像數(shù)據(jù)發(fā)送給計算機。計算機發(fā)送的命令信號通過CY7C68013的PE端口傳送給FPGA,實時圖像數(shù)據(jù)通過CY7C68013的GPIF接口發(fā)送給FPGA或上傳給計算機。由于USB與FPGA的傳輸速度不一致,所以還應在FPGA中設置兩個軟FIFO,分別用于圖像數(shù)據(jù)的上傳與下發(fā)。
3.2 LVDS數(shù)據(jù)發(fā)送與接收部分
  本系統(tǒng)采用美國TI公司的10位總線型LVDS芯片SN65LV1023A和SN65LV1224A實現(xiàn)實時圖像的高速數(shù)據(jù)傳輸和回采。兩者發(fā)送和接收10 bit并行數(shù)據(jù)的速率在10 MHz~60 MHz之間。由于數(shù)據(jù)在并串轉換時,SN65LV1023A會自動加上1位起始位和1位停止位,則串行數(shù)據(jù)發(fā)送的實際速率為120 Mb/s~792 Mb/s之間。LVDS串行器和解串器都需一個外部時鐘。只有這兩個外部時鐘頻率同步時,串行器和解串器才能正常通信。利用FPGA內部時序邏輯,完全能夠解決工作時鐘頻率同步的問題。


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