AES算法中S-box和列混合單元的優(yōu)化及FPGA技術實現(xiàn)
加入技術交流群
圖3中：Xt模塊(AES中的乘法器)的計算公式為：
更進一步，會發(fā)現(xiàn)，要建立一個全局的逆選擇列混合模塊，需要將4個字節(jié)一列混合模塊集成在一起，形成一個全新的字一列混合模塊(Word_MixColumn模塊)，如圖4所示。
這種模塊設計可以通過部分分享硬件來同時實現(xiàn)列混合和逆列混合的功能，實現(xiàn)了硬件資源的節(jié)省。
3 綜合結果
在同等頻率要求的前提下，對S-box及列混合單元進行了優(yōu)化，目的是減小設計面積。優(yōu)化后的算法在ModelSimSE 6.2b下進行仿真，并在Xilinx Spartan 3系列FPGA上進行綜合驗證，時鐘頻率達到166 MHz，占用3 212個基本邏輯門(一個基本邏輯門等效于兩輸入／輸出的與門)，與參考文獻[1]中方法相比節(jié)約52％。由于本文中S-box和InvS-box共用求逆電路，與文獻[2]中的優(yōu)化方法相比硬件資源節(jié)約66％。
其中硬件復雜度為門級電路個數(shù)。
4 結 語
在AES的經(jīng)典算法中S-box常常采用查找表的形式來實現(xiàn)，這樣會占用大量的硬件資源。本文采用S-box與逆S-box組合以及GF(28)到GF(24)同構變換的方法對S-box進行優(yōu)化，同時，對AES中較復雜的列混合模塊進行了集成優(yōu)化。優(yōu)化后的方案在不降低密碼算法安全性的前提下，較好的降低了硬件復雜度，非常適用于信用卡以及其它對硬件規(guī)模要求嚴格的應用。
評論