嵌入式系統可以用各種微處理器代替通用計算機的CPU，實現既定功能并驅動顯示系統以方便人機交流。早期的單片機由于低時鐘頻率(小于5 MHz)和低I/O口數量的限制，一般只驅動像素比較少(5 000像素以內)的液晶顯示器[1-2]。近年來隨著制作工藝的發(fā)展和設計結構的優(yōu)化[3]，單片機的最高時鐘頻率和I/O口的數量都得到了很大提高，低耗能低電壓單片機不斷出現[4]，新調試技術使開發(fā)過程效率更高[5]，驅動幾千像素的液晶顯示器早已出現。然而，更友好的人機界面需要更高分辨率的液晶顯示器。考察目前流行的液晶顯示器驅動方式可以看到，無論使用何種單片機或作為嵌入式系統的微處理器，都會被液晶顯示器的驅動控制部分占據大量資源，這就給單片機的性能帶來了巨大的挑戰(zhàn)。例如三星某顯示器模組，分辨率為800×480，輸入時鐘要求為32.24 MHz～48 MHz，這樣的要求使得單片機力不從心。本文研究并開發(fā)一種面向嵌入式系統的通用顯示器。它以類似于通用計算機的顯存存儲圖像數據，以FPGA控制并讀/寫顯存中的數據，控制液晶屏的驅動。嵌入式微處理器僅需要在改變圖像時輸出數據，這樣，其他時間便可全部空出，用于控制其所在的自動化系統。

1 系統構架

由于DDR SDRAM(83 MHz～167 MHz)和液晶顯示器(32.24 MHz～48 MHz)之間的時鐘周期不匹配，FPGA在設計中主要起控制協調作用。系統總體構架框如圖1， 分為以FPGA為中心的控制模塊和液晶顯示模塊兩部分。

FPGA控制模塊部分主要負責接收來自單片機的圖像數據D[5：0]和控制信號Hsys(行同步信號)、Vsys(場同步信號)和隨路傳輸的輸出圖像數據的時鐘信號CLK(50 MHz以下)。為了節(jié)省單片機內部的時鐘資源和輸出口的數量，對于18 bit彩色顯示的LCM，FPGA連接單片機的圖像數據輸入口可設計為6 bit，再在FPGA內部將接收到的數據串并轉換為18 bit數據輸出至液晶顯示模塊。因此在FPGA與單片機接口處，每個時鐘FPGA僅接收R、G、B三組顏色數據中的一組D[5：0]，經過FPGA的片內RAM緩存滿480個D[5：0]以后再一次存儲到一行DDR SDRAM中，同時給出存儲單元的地址和各種控制信號。

硬件接口上，由于DDR SDRAM是高速器件，主要考慮與FPGA之間的互連。在布局布線時要求各數據線DQ和數據采樣線DQS嚴格等長，以及采用FPGA對DDR SDRAM的專用接口。

2 FPGA內部模塊設計

高實時性是系統設計的基本要求。為統籌兼顧重要性各不相同的任務，一般采用時序和電路結構優(yōu)化[6]，以及各模塊并行處理[7]實現。

本系統中，3個主要器件都需要FPGA控制，且控制信號較多，數據通路設計又需考慮到3個時鐘域的互相轉換和相互通信，較為復雜。設計采用了自頂向下的模塊化設計思路[8]，將數據通路和數據控制通路分離，如圖2。單獨設計控制信號模塊，并輸入數據通路模塊以控制和處理數據，使輸出的數據達到設計要求。

2.1 數據通路設計

數據通路由如圖3所示的模塊構成。圖中未標注的控制信號接口與控制信號模塊相連。

PLL(Phase Lock Loop)：鎖相環(huán)是FPGA內部底層資源，此處將輸入的50 MHz的時鐘通過倍頻、移相等得到系統所需的System clk(100 MHz，相位偏移0°)、Write clk(100 MHz，相位偏移-90°)和LCM clk(33 MHz，相位偏移0°)。

DQS：DQS信號控制模塊，控制與DDR SDRAM的DQS引腳相連的DQS引腳，雙向接口在使能信號oe的控制下產生或接收DQS信號，并將接收到的DQS信號移相90°以后作為FPGA內部對DQ數據組的采樣信號。

BUFFER IN：輸入緩存模塊，在外部時鐘和外部控制信號的作用下接收數據并緩存到片內RAM，每滿480個數據發(fā)出一次Ready信號，表示緩存中已存滿可占用一行DDR SDRAM存儲單元的數據。

DQ：DQ數據控制模塊，控制與DDR SDRAM的DQ引腳組相連的DQ引腳組，雙向接口，在使能信號oe的控制下輸出或接收DQ組數據。輸出數據時使用Write clock，輸入數據時使用DQS模塊產生的dqs read信號對輸入數據采樣，并將結果輸出到下級模塊。

BUFFER OUT：輸出緩存模塊，緩存來自DDR SDRAM的數據，并在控制信號的控制下按LCM時序輸出彩色圖像數據。

2.2 控制模塊設計

頂層控制信號模塊由CONTROL模塊和LCM DRIVEN模塊兩部分構成，如圖4所示。主要負責各模塊之間的通信，產生控制信號控制數據的流向，向各器件輸出控制信號等。

CONTROL：控制模塊，為DDR SDRAM分配讀、寫時間：以200 MHz的數據率在讀時間段讀出5行DDR SDRAM中的數據，緩存到BUFFER OUT，再以33 MHz的速度讀出并輸出到LCM；在寫時間段探測數據通路中的BUFFER IN中的數據是否緩存完成，若完成則產生信號開始對DDR SDRAM寫入數據。在DDR SDRAM的讀寫過程中根據需要產生DDR SDRAM控制信號、讀寫行列地址信號，為驅動LCM產生控制信號：行、場同步信號(Hsys LCM、Vsys LCM)，數據有效信號(DE LCM)。

LCM DRIVEN：LCM驅動模塊，輸入LCM的控制信號，產生LCM驅動所需的各種控制信號，并輸出到FPGA的I/O，結合外圍電路，驅動LCD。

3 實現結果

數據接口利用Altera公司專用SignalTapⅡ邏輯分析儀驗證。圖5、圖6是用邏輯分析儀截取的芯片運行時在各引腳或邏輯單元處的實時波形圖。圖5表示數據輸入FPGA直到進入DDR SDRAM的數據通路部分。數據輸入經緩沖模塊后按照進入FPGA的順序，分奇偶兩路(Qj、Qo)進入DQ接口模塊，并合并成一路雙倍速經DQ端口輸出FPGA。該過程同時輸出CAS、RAS、WE等命令信號和地址信號(ADDR)。由于設定了邏輯分析儀以系統時鐘100 MHz速率采樣各信號，因此對于數據率是200 MHz的DQ雙向口，該采樣信號只能間隔一個數據采樣一次，而不能完全反映出DQ輸出口的數據率。

圖6表示數據讀出DDR SDRAM進入FPGA經緩沖輸出FPGA的數據通路部分。DDR SDRAM在CAS、RAS、WE等命令信號和地址信號(ADDR)控制下，將對應地址存儲單元的數據以200 MHz的雙倍數據率經DQ雙向I/O口輸入FPGA，并經DQ接口模塊轉換為100 MHz的單倍數據率，分兩路輸出(inst9、inst10)。經輸出緩沖模塊緩存后，再轉換為LCM模塊所需的時鐘頻率33.33 MHz，并行輸出FPGA。類似的，由于邏輯分析儀以系統時鐘100 MHz速率采樣，DQ輸入口的數據率在圖中不能完全反映出來。

至此，數據經過了設計中所有為其設置的模塊和接口，包括輸入接口、輸入緩沖模塊、DQ/DQS接口、輸出緩沖模塊和輸出接口。

設計ARM輸出數據時鐘是0.3 MHz，隨著數據逐漸經片內輸入緩存輸入DDR SDRAM替換掉原有數據，對應在屏上的圖像也逐漸被替換，該驗證過程說明DDR SDRAM在過程中起到了幀存儲器的作用，設計的系統與預期要求相符。

該顯卡系統以單片DDR SDRAM為顯示存儲器存儲圖像數據，以FPGA為控制中心，嵌入式系統僅需通過I/O口在需改變圖像時輸出一幀數據至顯卡，不需實時提供數據流和各種顯示器控制信號，從而使嵌入式微處理器有足夠的時間控制其所在的自動化系統。

設計采用800×480分辨率液晶顯示器為圖像輸出設備，具有面向微處理器的通用接口，可匹配數據輸出時鐘頻率50 MHz以下的微處理器。由于系統圖像數據來自單片機，因此分立的系統沒有數據來源，為了驗證設計的正確性，驗證步驟里采用了周立功單片機有限公司的EasyARM2131開發(fā)板驗證設計結果。驗證結果表明，設計達到了預期要求。