揭秘Chiplet技術(shù)，摩爾定律拯救者，兩大陣營、六個核心玩家【附下載】| 芯東西內(nèi)參
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01.Chiplet芯片異構(gòu)在制造層面效率優(yōu)化實際上，Chiplet 最初的概念原型出自 Gordon Moore 1965 年的論文《Cramming more components onto integrated circuits》；Gordon Moore 在本文中不僅提出了著名的摩爾定律，同時也指出“用較小的功能構(gòu)建大型系統(tǒng)更為經(jīng)濟，這些功能是單獨封裝和相互連接的”。2015 年，Marvell 周秀文博士在 ISSCC 會議上提出 MoChi（Modular Chip，模塊化芯片）概念，為 Chiplet 的出現(xiàn)埋下伏筆。我們認為，現(xiàn)代信息技術(shù)產(chǎn)業(yè)的發(fā)展不是探索未知的過程，而是需求驅(qū)動技術(shù)升級，Chiplet 技術(shù)的出現(xiàn)是產(chǎn)業(yè)鏈在生產(chǎn)效率優(yōu)化需求下的必然選擇。計算機能夠根據(jù)一系列指令指示并且自動執(zhí)行任意算術(shù)或邏輯操作串行的設(shè)備。日常生活中，我們所使用的任何電子系統(tǒng)都可以看作一個計算機，如：電腦、手機、平板乃至微波爐、遙控器等都包含了計算機系統(tǒng)作為核心控制設(shè)備。Chiplet 出現(xiàn)離不開兩個大的趨勢：1）計算機系統(tǒng)的異構(gòu)、集成程度越來越高為了便于理解產(chǎn)業(yè)界為何一定要選擇 Chiplet，本報告從計算機體系結(jié)構(gòu)的角度出發(fā)，本報告將首先理清計算機體系結(jié)構(gòu)的一個重要發(fā)展思路——異構(gòu)計算。如同現(xiàn)代經(jīng)濟系統(tǒng)一樣，現(xiàn)代經(jīng)濟系統(tǒng)為了追求更高的產(chǎn)出效率，產(chǎn)生了極為龐大且復雜的產(chǎn)業(yè)分工體系，計算機系統(tǒng)的再分工就是異構(gòu)計算。GPU、DPU 的出現(xiàn)就是為了彌補 CPU 在圖形計算、數(shù)據(jù)處理等方面的不足，讓 CPU 能夠?qū)Ｗ⒂谶壿嫷呐袛嗯c執(zhí)行，這就是計算機系統(tǒng)（System）。精細化的分工也使得整個體系變得龐大，小型計算設(shè)備中只能將不同的芯片集成到一顆芯片上，組成了 SoC（System on Chip）。
▲SoC 的概念（System on Chip）伴隨著計算機在人類現(xiàn)代生活中承擔越來越多的處理工作，計算機體系結(jié)構(gòu)的異構(gòu)趨勢會愈發(fā)明顯，需要的芯片面積也會越來越大，同時也需要如電源管理 IC 等芯片與邏輯芯片異質(zhì)集成，而 SoC 作為一顆單獨的芯片，其面積和加工方式卻是受限的，所以 SoC并不是異構(gòu)的終極解決方案。2）芯片間的數(shù)據(jù)通路帶寬、延遲問題得到了產(chǎn)業(yè)界的解決芯片的工作是執(zhí)行指令，處理數(shù)據(jù)，芯片間的互聯(lián)需要巨大的帶寬和超低的延時。既然單顆芯片的面積不能無限增加，將一顆芯片拆解為多顆芯片，分開制造再封裝到一起是一個很自然的想法。芯片間的互聯(lián)需要構(gòu)建強大的數(shù)據(jù)通路，即超高的頻率、超大的帶寬、超低的延時，以臺積電 CoWoS 技術(shù)為代表的先進封裝技術(shù)也使之得到了解決。
▲基于先進封裝的 HBM2 為芯片提供 307GB/s 的高速帶寬2022 年 3 月，蘋果公司發(fā)布了 M1 Ultra 芯片，其采用了 UltraFusion 封裝架構(gòu)，通過兩枚 M1 Max 晶粒的內(nèi)部互連。架構(gòu)上，M1 Ultra 采用了 20 核中央處理器，由 16 個高性能核心和 4 個高能效核心組成。與市面上功耗范圍相近的 16 核 CPU 芯片相比，M1Ultra 的性能高出 90%。兩顆 M1 Max 的高速互聯(lián)是蘋果芯片實現(xiàn)領(lǐng)先的關(guān)鍵，蘋果的 UltraFusion 架構(gòu)利用硅中介層來連接多枚芯片，可同時傳輸超過 10,000 個信號，從 而實現(xiàn)高達 2.5TB/s 低延遲處理器互聯(lián)帶寬。
▲歷代 M1 芯片內(nèi)部結(jié)構(gòu)圖，M1 Ultra 為兩枚 M1 Max 拼接而成AMD 為緩解“存儲墻”問題，在其 Zen 3 架構(gòu)的銳龍 7 5800X3D 臺式處理器率先采用3D 堆疊 L3 高速緩存，使 CPU 可訪問高達 96MB L3 級高速緩存，大幅提升芯片運算效率。
▲AMD Zen 3 Chiplet3）異構(gòu)集成+高速互聯(lián)塑造了 Chiplet 這一芯片屆的里程碑綜上，Chiplet 本身并非技術(shù)突破，而是多項技術(shù)迭代進步所共同塑造的里程碑，芯片龍頭企業(yè)仍擁有話語權(quán)；因此，Chiplet 技術(shù)短期內(nèi)并不會給行業(yè)帶來太多直接的影響和變化，但長期來看必將改變?nèi)蚣呻娐沸袠I(yè)生態(tài)。同時，由于 Chiplet 在設(shè)計、制造、 封裝等多個環(huán)節(jié)具備成熟的技術(shù)支撐，其推進也將十分迅速。
▲Chiplet 是 PCB 的集成縮小，SoC 的解構(gòu)放大技術(shù)服務于需求，Chiplet 的出現(xiàn)，緩解了算力對晶體管數(shù)量的依賴與晶圓制造端瓶頸的矛盾。如前文所言，導致 Chiplet 技術(shù)出現(xiàn)的需求決定了它對行業(yè)產(chǎn)生的影響大小。隨著現(xiàn)代數(shù)據(jù)處理任務對算力需求的不斷提高，本質(zhì)上，算力提升的核心是晶體管數(shù)量的增加。作為英特爾的創(chuàng)始人之一，Gordon Moore 在最初的模型中就指明，無論是從技術(shù)的角度還是成本的角度來看，單一芯片上的晶體管數(shù)量不能無限增加；因此，業(yè)內(nèi)在致力于提升晶體管密度的同時，也在嘗試其他軟硬件方式來提高芯片運行效率，如：異構(gòu)計算、分布式運算等等。
▲晶體管器件生產(chǎn)單價與但芯片晶體管數(shù)量的關(guān)系Chiplet 是異構(gòu)計算的延申，主要解決了芯片制造層面的效率問題。隨著制程縮進，芯片制造方面出現(xiàn)了兩個大的瓶頸：1）28nm 以后，高制程芯片的晶體管性價比不再提升；2）芯片設(shè)計費用大幅增長，先進制程芯片設(shè)計的沉沒成本高到不可接受。
▲各制程每百萬顆芯片制造成本，28nm 節(jié)點以后不再降低
▲先進制程芯片設(shè)計成本快速上升（百萬美元）關(guān)于 Chiplet 如何提高設(shè)計、生產(chǎn)環(huán)節(jié)的效率，以及對 EDA、IC 設(shè)計等行業(yè)的影響：（1）基于小芯片的面積優(yōu)勢，Chiplet 可以大幅提高大型芯片的良率、提升晶圓面積利用效率，降低成本；（2）基于芯片組成的靈活性，將 SoC 進行 Chiplet 化之后，不同的核心/芯粒可以選擇合適的工藝制程分開制造，然后再通過先進封裝技術(shù)進行封裝，不需要全部都采用先進的制程在一塊晶圓上進行一體化制造，這樣可以極大的降低芯片的制造成本；（3）基于小芯片 IP 的復用性和已驗證特性，將大規(guī)模的 SoC 按照不同的功能模塊分解為模塊化的芯粒，減少重復的設(shè)計和驗證環(huán)節(jié)，可以降低設(shè)計的復雜度和設(shè)計成本，提高產(chǎn)品迭代速度。
▲與 32 核心 SoC 相比，Chiplet 可大幅降低芯片制造成本盡管在總的制造成本上有所優(yōu)化，但由于先進封裝在 Chiplet 制造過程中扮演了更加重要的角色，因此封測企業(yè)或?qū)⒃贑hiplet 趨勢下深度受益。Chiplet 封裝領(lǐng)域，目前呈現(xiàn)出百花齊放的局面。Chiplet 的核心是實現(xiàn)芯片間的高速互聯(lián)，同時兼顧多芯片互聯(lián)后的重新布線。因此，UCIe 聯(lián)盟在具體的封裝方式上未對成員做出嚴格限制，根據(jù) UCIe 聯(lián)盟發(fā)布的 Chiplet 白皮書，UCIe 聯(lián)盟支持了市面上主流的四種封裝方式，分別為：1） 標準封裝：將芯片間的金屬連線埋入封裝基板中。2） 利用硅橋連接芯片，并將硅橋嵌入封裝基板中，如：英特爾 EMIB 方案。3） 使用硅中介層（Si Interposer）連接芯片并進行重新布線，再將硅中介層封裝到基板上，如：臺積電 CoWoS 方案。4） 使用扇出型中介層進行重布線，僅在芯片連接處使用硅橋連接，如：日月光 FOCoS-B 方案。
▲UCIe 聯(lián)盟所推薦的 4 種 Chiplet 封裝方式目前而言，臺積電憑借其在晶圓代工領(lǐng)域的優(yōu)勢，其 CoWoS 技術(shù)平臺已服務多家客戶，也迭代了多個批次，初具雛形：臺積電 CoWoS 平臺的核心在于硅中介層，其生產(chǎn)主要通過在硅片上刻蝕 TSV 通孔實現(xiàn)，技術(shù)難點主要實現(xiàn)高深寬比的通孔和高密度引腳的對齊。Die 與 Interposer 生產(chǎn)好之后，交由封裝廠進行封裝。Chiplet 在封裝層面的技術(shù)核心是作為芯片間的互聯(lián)，其能夠?qū)崿F(xiàn)的芯片間數(shù)據(jù)傳輸速度、延遲是技術(shù)競爭力的關(guān)鍵，同時方案的穩(wěn)定性、普適性也將深刻影響其長期的發(fā)展空間。02.全球格局兩大陣營，群雄逐鹿
實現(xiàn) Chiplet 所依靠的先進封裝技術(shù)在產(chǎn)業(yè)鏈內(nèi)仍然未實現(xiàn)統(tǒng)一，主要分為晶圓廠陣營和封裝廠陣營：晶圓廠陣營以硅片加工實現(xiàn)互聯(lián)為主，可提供更高速的連接和更好的拓展性；封裝廠陣營則努力減少硅片加工需求，提出更有廉價、更有性價比的方案。臺積電：整合 3DFabric 平臺，實現(xiàn)豐富拓撲結(jié)構(gòu)組合。在 2.5D 和 3D 先進封裝技術(shù)方面，臺積電已將 2.5D 和 3D 先進封裝相關(guān)技術(shù)整合為“3DFabric”平臺，由客戶自由選配，前段技術(shù)包含 3D 的整合芯片系統(tǒng)（SoIC InFO-3D），后段組裝測試相關(guān)技術(shù)包含 2D/2.5D 的整合型扇出（InFO）以及 2.5D 的 CoWoS系列家族。
▲臺積電 3DFabric 平臺2.5D 方面，臺積電提供包含 CoWoS 及 InFO 兩種大方案。其中，CoWoS 包含 CoWoS- S、CoWoS-R 及 CoWoS-L 三種封裝方式。CoWoS-S 采用硅中介層，利用硅片作為中介層連接小芯片。與其他方案相比，大面積硅片作為中介層的方案可提供更高密度的芯片互聯(lián)，但價格上也更貴。
▲臺積電 CoWoS-S 架構(gòu)CoWoS-R 使用有機轉(zhuǎn)接板以降低成本，其封裝方案與部分封測廠提供的方式一致，有機轉(zhuǎn)接板可實現(xiàn)的互聯(lián)密度更低。CoWoS-L 使用插入有機轉(zhuǎn)接板中的小硅“橋”，僅在芯片互聯(lián)部分使用硅片，用于相鄰芯片邊緣之間的高密度互連。這種實現(xiàn)互聯(lián)方式在成本和性能上處于 CoWoS-R 和 CoWoS-S 之間。InFO 方面，臺積電在臨時載體上精確（面朝下）放置后，芯片被封裝在環(huán)氧樹脂“晶圓”中，再分布互連層被添加到重建的晶圓表面，將封裝凸塊直接連接到再分配層，主要包括 InFO_PoP（主要用于移動平臺）、InFO_oS（主要用于 HPC 客戶）及 InFO_B（InFO_PoP 的替代方案）三種拓撲。
▲臺積電 InFO_PoP 及 InFO_B（bottom only）架構(gòu)
▲臺積電 InFO_OS 架構(gòu)臺積電更先進的垂直芯片堆疊 3D 拓撲封裝系列被稱為“系統(tǒng)級集成芯片”（SoIC），利用芯片之間的直接銅鍵合，具有更小間距。
▲臺積電 3D 芯片堆疊 SoIC三星：3D IC 封裝方案強化 Chiplet 代工產(chǎn)業(yè)布局。三星由 1990 年起開啟封裝技術(shù)研發(fā)，目前通過 SiP 實現(xiàn)高端封裝技術(shù)演進，主要技術(shù)趨勢匯總?cè)缦聢D。
▲三星電子封裝布局歷史沿革2020 年 8 月，三星公布了 X Cube 3D 封裝技術(shù)（全稱為 extended cube，意為拓展立方體）。在芯片互連方面，使用了成熟的硅通孔 TSV 工藝。目前 X Cube 已經(jīng)能把 SRAM芯片堆疊在三星生產(chǎn)的 7nm EUV 工藝的邏輯芯片上，這樣可以更易于擴展 SRAM 的容量，同時也縮短了信號連接距離，以提升數(shù)據(jù)傳輸?shù)乃俣群吞岣吣苄?。此后發(fā)布 I-Cube 將一個或多個邏輯 die 和多個 HBM die 水平放置在硅中介層，進行異構(gòu)集成。
▲三星電子 3D IC 解決方案日月光：FOCoS 方案力爭減硅，降低成本。日月光的 FOCoS 提供了一種用于實現(xiàn)小芯片集成的硅橋技術(shù)，稱為 FOCoS-B（橋），它利用帶有路由層的微小硅片作為小芯片之間的封裝內(nèi)互連，例如圖形計算芯片 (GPU)和高帶寬內(nèi)存 (HBM)。硅橋嵌入在扇出 RDL 層中，是一種可以不使用硅中介層的 2.5D封裝方案。FOCoS 的硅橋在封裝中提供超細間距互連，可以解決系統(tǒng)中的內(nèi)存帶寬瓶頸挑戰(zhàn)。與使用硅中介層的 2.5D 封裝相比，F(xiàn)OCoS-B 的優(yōu)勢在于只需要將兩個小芯片連接在一起的區(qū)域使用硅片，可大幅降低成本。
▲日月光 FOCoS 解決方案Amkor：深度布局 TSV-less 工藝。Amkor 方面，公司 2015 年推出 SLIM 及 SWIFT 解決方案；且持續(xù)進行技術(shù)布局，具備 2.5D/3D TSV 封裝能力。
▲Amkor SLIM/SWIFT 解決方案TSV-less 工藝可被用于建立先進 3D 結(jié)構(gòu)。SLIM 及 SWIFT 方案均采用 TSV-less 工藝，簡化了 2.5D TSV 硅中介層運用時 PECVD 及 CMP 工序。以 SWIFT（Silicon Wafer Integrated Fan-Out Technology）方案為例，方案采用 RDL first 技術(shù)，RDL 線寬線距能力≤2um，μbump pitch 40um，SWIFT 封裝可實現(xiàn)多芯片集成的 3D POP 封裝以及無需 TSV（TSV-Less）具有成本優(yōu)勢的 HDFO 高密度扇出型封裝，適用于高性能 CPU/GPU，F(xiàn)PGA，Mobile AP 以及 Mobile BB 等。3D SWIFT 的獨特特性要部分歸功于與此項創(chuàng)新晶圓級封裝技術(shù)相關(guān)的小間距功能。它使應用積極主動的設(shè)計規(guī)則成為現(xiàn)實，有別于傳統(tǒng)的 WLFO 和基于層壓板的封裝，且能夠被用于建立先進的 3D 結(jié)構(gòu)，以應對新興移動和網(wǎng)絡應用中日益高漲的 IC 集成需求。長電科技：國內(nèi)封裝龍頭，TSV-less 路線引領(lǐng)。長電科技聚焦關(guān)鍵應用領(lǐng)域，在 5G 通信類、高性能計算、消費類、汽車和工業(yè)等重要領(lǐng)域擁有行業(yè)領(lǐng)先的半導體先進封裝技術(shù)（如 SiP、WL-CSP、FC、eWLB、PiP、PoP及 XDFOI 系列等）以及混合信號/射頻集成電路測試和資源優(yōu)勢，并實現(xiàn)規(guī)模量產(chǎn)，能夠為市場和客戶提供量身定制的技術(shù)解決方案。
▲長電科技歷史沿革XDFOI 方案預計于 2022H2 實現(xiàn)量產(chǎn)，相比 2.5D TSV，XDFOI 具備更高性能、更高可靠性以及更低成本等特性。XDFOI 為一種以 2.5D TSV-less 為基本技術(shù)平臺的封裝技術(shù)，在設(shè)計上，該技術(shù)可實現(xiàn) 3-4 層高密度的走線，其線寬/線距最小可達 2μm，可實現(xiàn)多層布線層。另外，采用了極窄節(jié)距凸塊互聯(lián)技術(shù)，封裝尺寸大，可集成多顆芯片、高帶寬內(nèi)存和無源器件。長電科技已完成超高密度布線并開始客戶樣品流程，預計 2022H2量產(chǎn)，重點應用領(lǐng)域為高性能運算如 FPGA、CPU/GPU、AI、5G、自動駕駛、智能醫(yī)療等。長電科技的無硅通孔扇出型晶圓級高密度封裝技術(shù)，可在硅中介層（Si Interposer）中使用堆疊通孔技術(shù)（Stacked VIA）替代 TSV 技術(shù)。該技術(shù)可以實現(xiàn)多層 RDL 再布線層，2×2um 的線寬間距，40um 極窄凸塊互聯(lián)，以及多層芯片疊加。此外，XDFOI 技術(shù)所運用的極窄節(jié)距凸塊互聯(lián)技術(shù)，還能夠?qū)崿F(xiàn) 44mm×44mm 的封裝尺寸，并支持在其內(nèi)部集成多顆芯片、高帶寬內(nèi)存和無源器件。這些優(yōu)勢可為芯片異構(gòu)集成提供高性價比、高集成度、高密度互聯(lián)和高可靠性的解決方案。
▲長電科技 XDFOI 2.5D 技術(shù)特征先進封測技術(shù)涵蓋 4nm 制程，突破國內(nèi)頂尖封裝工藝節(jié)點。長電科技 2022 年 7 月公告在進封測技術(shù)領(lǐng)域取得新的突破，實現(xiàn) 4nm 工藝制程手機芯片的封裝，以及 CPU、GPU 和射頻芯片的集成封裝。4nm 芯片作為先進硅節(jié)點技術(shù)，也是導入 Chiplet 封裝的一部分，作為集成電路領(lǐng)域的頂尖科技產(chǎn)品之一，可被應用于智能手機、5G 通信、人工智能、自動駕駛，以及包括 GPU、CPU、FPGA、ASIC 等產(chǎn)品在內(nèi)的高性能計算領(lǐng)域。通富微電：綁定 AMD，晶圓級封裝助力 Chiplet。全球封測行業(yè)龍頭，先進封裝耕耘優(yōu)質(zhì)客戶。通富微電成立于 1997 年，并于 2007 年深交所上市，主要從事集成電路封裝測試一體化業(yè)務。2021 年全球 OSAT 中通富微電位列第五，先進封裝方面位列第七。目前，公司技術(shù)布局進展順利，已開始大規(guī)模生產(chǎn)Chiplet 產(chǎn)品，工藝節(jié)點方面 7nm 產(chǎn)品實現(xiàn)量產(chǎn)，5nm 產(chǎn)品完成研發(fā)。受益于公司在封測技術(shù)方面的持續(xù)耕耘，目前公司與 AMD、NXP、TI、英飛凌、ST、聯(lián)發(fā)科、展銳、韋爾股份、兆易創(chuàng)新、長鑫存儲、長江存儲、集創(chuàng)北方及其他國內(nèi)外各細分領(lǐng)域頭部客戶建立了良好的合作關(guān)系，2021 年，國內(nèi)客戶業(yè)務規(guī)模增長超 100%。不斷保穩(wěn)業(yè)務壓艙石。
▲通富微電歷史沿革公司目前已建成國內(nèi)頂級 2.5D/3D 封裝平臺（VISionS）及超大尺寸 FCBGA 研發(fā)平臺，完成高層數(shù)再布線技術(shù)開發(fā)。
▲通富微電目前封裝技術(shù)進展針對 Chiplet，通富微電提供晶圓級及基板級封裝兩種解決方案，其中晶圓級 TSV 技術(shù)是 Chiplet 技術(shù)路徑的一個重要部分。WLP 晶圓級封裝大部分工藝是對晶圓進行整體封裝，封裝完成后再進行切割分片。晶圓級封裝是通過芯片間共享基板的形式，將多個裸片封裝在一起，主要用于高性能大芯片的封裝，利用次微米級硅中介層以 TSV 技術(shù)將多個芯片整合于單一封裝中，能夠顯著降低材料成本，利用無載片技術(shù)，在芯片到晶圓鍵合與縫隙填充之后，整個晶圓由于背側(cè)硅穿孔露出而進行覆蓋成型與翻轉(zhuǎn)，并直接由環(huán)氧模型樹脂維持。芯東西認為，后摩爾時代，Chiplet由于其高性能、低功耗、高面積使用率以及低成本受到廣泛關(guān)注，在延續(xù)摩爾定律的“經(jīng)濟效益”方面被寄予厚望。后摩爾時代，Chiplet芯片設(shè)計環(huán)節(jié)能夠降低大規(guī)模芯片設(shè)計的門檻，給中國集成電路產(chǎn)業(yè)帶來了巨****展機遇。*博客內(nèi)容為網(wǎng)友個人發(fā)布，僅代表博主個人觀點，如有侵權(quán)請聯(lián)系工作人員刪除。
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