verilog hdl 文章進入verilog hdl技術社區(qū)

基于SOPC的視頻編解碼IP核的設計

摘要：本論文介紹視頻編解碼IP核在SOPC中的設計，用Verliog HDL實現其各個功能子模塊，全部調試仿真通過合并成一個模塊，實現了視頻信號的采集，分配，存儲以及色度空間的轉換。整個模塊都通過仿真實現與驗證，很好的達到了系統(tǒng)的要求。關鍵字：SOPC；視頻編解碼；IP核；Verilog HDL 引言基于Nios II軟核的SOPC是Altera公司提出的片上可編程系統(tǒng)解決方案，它將CPU、存儲器、I/O接口、DSP模塊以及鎖相環(huán)的系統(tǒng)設
關鍵字：嵌入式系統(tǒng) 單片機 SOPC 頻編解碼 SOPC 視頻編解碼 IP核 Verilog HDL

單片機軟硬件聯合仿真解決方案

　　摘要：本文介紹一種嵌入式系統(tǒng)仿真方法，通過一種特殊設計的指令集仿真器ISS將軟件調試器軟件Keil uVision2和硬件語言仿真器軟件Modelsim連接起來，實現了軟件和硬件的同步仿真。關鍵詞：BFM，TCL，Verilog，Vhdl，PLI，Modelsim，Keil uVision2，ISS，TFTP，HTTP，虛擬網卡，Sniffer，SMART MEDIA，DMA，MAC，SRAM，CPLD 　　縮略詞解釋：　　BFM：總線功能模塊。在HDL
關鍵字： BFM TCL Verilog Vhdl PLI Modelsim MCU和嵌入式微處理器

基于Verilog HDL的FIR數字濾波器設計與仿真

引言：數字濾波器是語音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件，它能滿足波器對幅度和相位特性的嚴格要求，避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時保證嚴格的線性相位特性。　　一、FIR數字濾波器　　FIR濾波器用當前和過去輸入樣值的加權和來形成它的輸出，如下所示的前饋差分方程所描述的。　　FIR濾波器又稱為移動均值濾波器，因為任何時間點的輸出均依賴于包含有最新的M個輸入樣值的一個窗。
關鍵字：嵌入式系統(tǒng) 單片機 Verilog HDL FIR 數字濾波器嵌入式

HDL編碼風格與編碼指南

第一部分：說明 1.準則的重要程度分三個層次：　　好的經驗 -- 表明這條規(guī)則是一般情況下比較好的經驗，在大多數的情況下要遵循,在特殊情況下可以突破這一規(guī)則。　　推薦 -- 推薦這一規(guī)則，在遵循這一規(guī)則的條件下，一般不會出現問題；　　強烈推薦 -- 表示嚴格規(guī)定，除非出現特別特殊的情況，否則要嚴格遵守?！? 2．斜體部分一般表明不按照規(guī)則執(zhí)行，會出現的問題和現象，或一些相關注釋。　 3．版本及修訂工作　　　姓名徐欣，孫廣富　　修訂規(guī)范的最初發(fā)布　　日期 2002-6-30
關鍵字： HDL 編碼風格編碼指南嵌入式

關于學習verilog

規(guī)范很重要　工作過的朋友肯定知道，公司里是很強調規(guī)范的，特別是對于大的設計（無論軟件還是硬件），不按照規(guī)范走幾乎是不可實現的。邏輯設計也是這樣：如果不按規(guī)范做的話，過一個月后調試時發(fā)現有錯，回頭再看自己寫的代碼，估計很多信號功能都忘了，更不要說檢錯了；如果一個項目做了一半一個人走了，接班的估計得從頭開始設計；如果需要在原來的版本基礎上增加新功能，很可能也得從頭來過，很難做到設計的可重用性。　在邏輯方面，我覺得比較重要的規(guī)范有這些：　 1.設計必須文檔化。要將設計思路，詳細實現等寫入文檔，然
關鍵字： verilog

使用Verilog實現基于FPGA的SDRAM控制器

介紹了SDRAM的特點和工作原理，提出了一種基于FPGA的SDRAM控制器的設計方法，使用該方法實現的控制器可非常方便地對SDRAM進行控制。
關鍵字： Verilog SDRAM FPGA 控制器

使用Verilog實現基于FPGA的SDRAM控制器(圖)

使用Verilog實現基于FPGA的SDRAM控制器(圖) 摘要：介紹了SDRAM的特點和工作原理，提出了一種基于FPGA的SDRAM控制器的設計方法，使用該方法實現的控制器可非常方便地對SDRAM進行控制。關鍵詞：SDRAM；控制器；Verilog；狀態(tài)機引言---在基于FPGA的圖象采集顯示系統(tǒng)中，常常需要用到大容量、高速度的存儲器。而在各種隨機存儲器件中，SDRAM的價格低、體積小、速度快、容量大，是比較理想的器件。但SDRAM的控制邏輯比較復雜，對時序要
關鍵字： Verilog 存儲器

基于異步FIFO實現不同時鐘域間數據傳遞的設計

摘要：數據流在不同時鐘域間的傳遞一直是集成電路芯片設計中的一個重點問題。本文通過采用異步FIFO的方式給出了這個問題的一種解決方法，并采用Verilog 硬件描述語言通過前仿真和邏輯綜合完成設計。關鍵詞：異步FIFO；時鐘域；Verilog引言當今集成電路設計的主導思想之一就是設計同步化，即對所有時鐘控制器件(如觸發(fā)器、RAM等)都采用同一個時鐘來控制。但在實際的應用系統(tǒng)中，實現完全同步化的設計非常困難，很多情況下不可避免地要完成數據在不同時鐘域間的傳遞(如高速模塊
關鍵字： Verilog 時鐘域異步FIFO

硬件描述語言HDL的現狀與發(fā)展

從數字系統(tǒng)設計的性質出發(fā)，結合目前迅速發(fā)展的芯片系統(tǒng)，比較、研究各種硬件描述語言。
關鍵字： HDL 硬件描述語言發(fā)展

共205條 14/14 |‹ « 5 6 7 8 9 10 11 12 13 14

verilog hdl介紹

Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數字系統(tǒng)硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統(tǒng)所完成的邏輯功能。　　Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由Gateway Design Aut [ 查看詳細 ]