德州儀器(TI)宣布推出用于評估C55x DSP器件的TMS320C55x電源優(yōu)化DSP入門套件(DSK)，為低功耗便攜式應用的開發(fā)人員提供創(chuàng)新型設計工具。據介紹，C55x電源優(yōu)化DSK具備全面集成的電源估算與測量工具(其中包含用于電源監(jiān)控的內置NIUSB測量硬件)，可幫助開發(fā)人員準確地規(guī)劃、分析、管理并優(yōu)化實時功耗，加速產品上市進程，這相對于效率較低的設計能夠獲得更為顯著的競爭優(yōu)勢。 據稱，C55x電源優(yōu)化DSK是TI、SDI以及NI合作開發(fā)的結晶，能滿足開發(fā)人員快速設計低
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DSP TI 電源優(yōu)化 模擬IC 電源
日前，德州儀器 (TI) 宣布推出用于評估 C55x™ DSP 器件的 TMS320C55x™ 電源優(yōu)化 DSP 入門套件 (DSK)，再度為低功耗便攜式應用的開發(fā)人員提供了更先進的創(chuàng)新型設計工具。C55x 電源優(yōu)化 DSK 具備全面集成的電源估算與測量工具（其中包含用于電源監(jiān)控的內置 NI USB測量硬件），可幫助開發(fā)人員準確地規(guī)
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DSP 德州 電池 電源管理工具 壽命 模擬IC 電源
賽靈思公司宣布已收購用于構建數字信號處理 (DSP) 系統的 MATLAB® 綜合軟件工具的供應商 AccelChip 公司。AccelChip® DSP 綜合工具和 DSP 算法知識產權 (IP) 庫將作為賽靈思® XtremeDSP™ 解決方案的一部分，該解決方案包括&
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ACCELCHIP DSP XILINX 市場 收購
日前，德州儀器 (TI) 宣布推出三款基于 TMS320C67x DSP 系列的新型浮點 DSP，進一步降低了高品質音頻產品的開發(fā)成本?；?nbsp;C67x DSP 的新內核具有高效 C 語言效率，其 VLIW 架構顯著提高應用性能。TMS320C6722、TMS320C6726 與 TMS320C6727&nbs
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DSP TI 器件 音頻浮點
結合采用低功耗元件和低功耗設計技術在目前比以往任何時候都更有價值。隨著元件集成更多功能，并越來越小型化，對低功耗的要求持續(xù)增長。當把可編程邏輯器件用于低功耗應用時，限制設計的低功耗非常重要。本文將討論減小動態(tài)和靜態(tài)功耗的各種方法，并且給出一些例子說明如何使功耗最小化。 功耗的三個主要來源是啟動、待機和動態(tài)功耗。器件上電時產生的相關電流即是啟動電流；待機功耗又稱作靜態(tài)功耗，是電源開啟但I/O上沒有開關活動時器件的功耗；動態(tài)功耗是指器件正常工作時的功耗。 啟動電流因器件而異
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FPGA 嵌入式 消費電子
美國模擬器件公司，今日發(fā)布由高級工程師David J. Katz和Rick Gentile編著的新書《Embedded Media Processing（嵌入式媒體處理）》出版。該書是為設計工程師開發(fā)嵌入式媒體處理系統撰寫的一本實用性指南，今日在波士頓市舉行的2005年嵌入式系統會議（ESC）上首次亮相。作者于2005年9月12日下午2:30至3:30在出版商Elsevier公司308號展位的特別簽售活動中與到會者見面。 Katz先生和Gentile先生將
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ADI DSP Embedded Media Processing 嵌入式媒體處理
市場調研公司In-Stat指出，預計2009年數字信號處理器(DSP)出貨量將達到28億個左右。2004年出貨量估計為15億個。In-Stat預測，2009年浮點DSP(floating-point DSP)的銷售額將從2004年的10億美元增長到22億美元左右。 “目前通訊和消費產業(yè)在主導DSP芯片市場?！盜n-Stat的分析師Max Baron在聲明中表示。“但是，2009年DSP市場的銷售額構成情況將會出現小幅變化，工業(yè)和軍用航空領
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DSP
摘要：介紹了一種新的電流采樣方案，提出了實用電路，闡述其工作原理，并給出了在TMS320LF240x DSP中實現的子程序。 關鍵詞： 電流采樣 數字信號處理器 運算放大器
引言 在絕大多數電機調速以及其它控制系統中都要用到電流采樣，以用于電流反饋控制。目前在高性能的電機變頻調速系統中，數字信號處理品（DSP）越來越多地被使用。其中以德州儀器（TI）公司TMS320C/LF240(X)為代表的C2000系列的DSP用得較多?，F有的電流采樣方法大多采用文獻[2]的模數采樣方案，如下圖1所示：
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電流采樣 DSP TLC2274
介紹了一種基于DSP的程控交流電源。該交流電源不僅能夠輸出頻率幅值，可變的正弦電壓，而且能夠輸出周期性畸變電壓。電源系統采用數?；旌峡刂疲瑪底植糠謱崿F高精度的波形發(fā)生器和電壓有效值控制
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電源 研制 交流 程控 DSP 基于
介紹了SDRAM的特點和工作原理，提出了一種基于FPGA的SDRAM控制器的設計方法，使用該方法實現的控制器可非常方便地對SDRAM進行控制。
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Verilog SDRAM FPGA 控制器
2005年，SEED迎來十年華誕，各界朋友歡聚一堂，共同見證SEED十年成就。
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SEED DSP
毫米波多目標信號發(fā)生器通過模擬的方法產生多種類型高精度的雷達多目標回波信號，在實際雷達系統前端不具備的條件下對雷達系統后級進行調試，便于制導武器的性能測試，大大加快新武器的研制進程。毫米波多目標信號產生的關鍵是要求回波信號距離分辨率極高，常規(guī)的多目標信號產生方法如使用數字延時線產生多目標之間的延時，其控制不靈活，并且有些延時線需要接ECL電源，使用不方便也增加了設計的復雜度。使用分立元件實現延時則使電路元件過多，電路的穩(wěn)定性及延時的精確性也會大大降低。本文介紹一種新的產生毫米波雷達模擬器的多目標信號的方法
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FPGA
本文討論的四種常用FPGA/CPLD設計思想與技巧：乒乓操作、串并轉換、流水線操作、數據接口同步化，都是FPGA/CPLD 邏輯設計的內在規(guī)律的體現，合理地采用這些設計思想能在FPGA/CPLD設計工作種取得事半功倍的效果。
FPGA/CPLD的設計思想與技巧是一個非常大的話題，由于篇幅所限，本文僅介紹一些常用的設計思想與技巧，包括乒乓球操作、串并轉換、流水線操作和數據接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導日后的設計工作，將取得事半功倍的效果！
乒乓操作
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FPGA 嵌入式
利用FPGA 實現大型設計時，可能需要FPGA 具有以多個時鐘運行的多重數據通路，這種多時鐘FPGA 設計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數、異步時鐘設計和時鐘/數據關系。設計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進行布線，本文將對這些設計策略深入闡述。
FPGA 設計的第一步是決定需要什么樣的時鐘速率，設計中最快的時鐘將確定FPGA 必須能處理的時鐘速率。最快時鐘速率由設計中兩個觸發(fā)器之間一個信號的傳輸時間P 來決定，如果P 大于時鐘周期T，則當信號在一個觸發(fā)
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FPGA 嵌入式
dsp+fpga介紹
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