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基于PCI總線的高速實時數(shù)據(jù)采集系統(tǒng)
- 摘 要：本文介紹了一種基于PCI總線的高速實時數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)方法，主要討論了高速數(shù)據(jù)采集的存儲與傳輸?shù)挠布鉀Q方案，以及該系統(tǒng)的控制邏輯的實現(xiàn)，最后給出了控制邏輯仿真波形。關(guān)鍵詞：PCI總線；CPCI總線；高速實時數(shù)據(jù)采集；FIFO；CPLD 引言目前的大多數(shù)雷達信號處理機都是采用自定義總線，不具有通用性，每進行一些系統(tǒng)功能的改變就需要大量的硬件改動。而CPCI總線作為一種新興的工業(yè)總線，其采用了PCI總線的電氣特性以及VME總線的物理特性，兼具了二者的優(yōu)點
- 關(guān)鍵字： CPCI總線 CPLD FIFO PCI總線 高速實時數(shù)據(jù)采集
DSP和FPGA在圖像傳輸系統(tǒng)中的應(yīng)用和實現(xiàn)
- 摘 要：本文重點介紹基于DSP和FPGA、采用中頻數(shù)字化方法，以及QPSK擴頻調(diào)制技術(shù)來實現(xiàn)圖像的無線傳輸。對擴頻通信系統(tǒng)的同步問題提出了一種實現(xiàn)方法，并給出了部分實驗結(jié)果。關(guān)鍵詞：圖像傳輸；擴頻通信；同步；FPGA；DSP 視頻通信是目前計算機和通信領(lǐng)域的一個熱點。而無線擴頻與有線相比,有其固有的優(yōu)越性，如聯(lián)網(wǎng)方便、費用低廉等。所以開發(fā)無線擴頻實時圖像傳輸系統(tǒng)有很高的實用價值。 系統(tǒng)設(shè)計在短距離通信中，通常可以在收發(fā)端加入奇偶校驗、累加和校驗等出錯重發(fā)的防噪聲措施
- 關(guān)鍵字： DSP FPGA 擴頻通信 同步 圖像傳輸
頻分分路中高速FFT的實現(xiàn)
- 摘 要：本文介紹了多相陣列FFT在星上多載波數(shù)字化分路中的應(yīng)用，并針對星上處理的實時高速處理要求，提出了一種FFT的實現(xiàn)方案，并用一片F(xiàn)PGA芯片驗證了其正確性和可行性。關(guān)鍵詞：FFT；FPGA；頻分分路 多載波信號的數(shù)字化分路是衛(wèi)星通信星上處理技術(shù)的關(guān)鍵技術(shù)之一，數(shù)字化分路技術(shù)主要有并行濾波器組分路、樹形濾波器組分路和多相陣列FFT分路三種。在通道數(shù)較多時，多相陣列FFT有效地使用了抽取技術(shù)，且FFT算法具有很高的計算效率，本文所討論的就是該方法中FFT的實現(xiàn)。
- 關(guān)鍵字： FFT FPGA 頻分分路
基于FPGA的可編程定時器/計數(shù)器8253的設(shè)計與實現(xiàn)
- 摘 要：本文介紹了可編程定時器/計數(shù)器8253的基本功能，以及一種用VHDL語言設(shè)計可編程定時器/計數(shù)器8253的方法，詳述了其原理和設(shè)計思想，并利用Altera公司的FPGA器件ACEX 1K予以實現(xiàn)。關(guān)鍵詞：FPGA；IP；VHDL 引言在工程上及控制系統(tǒng)中，常常要求有一些實時時鐘，以實現(xiàn)定時或延時控制，如定時中斷，定時檢測，定時掃描等，還要求有計數(shù)器能對外部事件計數(shù)。要實現(xiàn)定時或延時控制，有三種主要方法：軟件定時、不可編程的硬件定時、可編程的硬件定時器。其中可編
- 關(guān)鍵字： FPGA IP VHDL
256級灰度LED點陣屏顯示原理及基于FPGA的電路設(shè)計
- 摘 要：本文提出了一種LED點陣屏實現(xiàn)256級灰度顯示的新方法。詳細(xì)分析了其工作原理。并依據(jù)其原理，設(shè)計出了基于FPGA 的控制電路。關(guān)鍵詞：256級灰度；LED點陣屏；FPGA；電路設(shè)計 引言256級灰度LED點陣屏在很多領(lǐng)域越來越顯示出其廣闊的應(yīng)用前景，本文提出一種新的控制方式，即逐位分時控制方式。隨著大規(guī)?？删幊踢壿嬈骷某霈F(xiàn)，由純硬件完成的高速、復(fù)雜控制成為可能。 逐位分時點亮工作原理所謂逐位分時點亮，即從一個字節(jié)數(shù)據(jù)中依次提取出一位數(shù)據(jù)，分8次點亮對應(yīng)的像
- 關(guān)鍵字： 256級灰度 FPGA LED點陣屏 電路設(shè)計 發(fā)光二極管 LED
一種高效的復(fù)信號處理芯片設(shè)計
- 摘 要：本文提出了一種高效的復(fù)信號處理芯片的設(shè)計方法。本芯片是某雷達信號處理機的一部分，接收3組ADC的輸出復(fù)數(shù)據(jù)，依次完成去直流、加窗、512點FFT、求功率譜和累加3組信號的功率譜等功能。在這5種功能中，加窗、512點FFT和求功率譜復(fù)用一個蝶形單元。本芯片由單片F(xiàn)PGA實現(xiàn)，計算精度高、速度較快，滿足雷達系統(tǒng)的實時處理要求。關(guān)鍵詞： FFT；蝶形單元；塊浮點；功率譜； FPGA 引言復(fù)信號處理芯片是某雷達系統(tǒng)的一部分。雷達系統(tǒng)的實時處理特點要求芯片運
- 關(guān)鍵字： FFT FPGA 蝶形單元 功率譜 塊浮點
基于CPLD的高速超聲車距報警器設(shè)計
- 摘要：本文給出了一個基于CPLD高速超聲車距報警器系統(tǒng)設(shè)計。關(guān)鍵詞：車距報警器；CPLD；雙口RAM 引言 為減少汽車碰撞事故的發(fā)生，汽車碰撞技術(shù)在近年發(fā)展很快。汽車避撞技術(shù)首先需要解決的問題是汽車之間的安全距離，當(dāng)汽車與汽車之間的距離小于安全距離時，就應(yīng)該能夠自動報警。本文給出了高速防撞器的核心部分：車距報警器的設(shè)計方法。筆者設(shè)計了一款安裝于車前／車尾的便攜式系統(tǒng)，能在汽車停車、倒車以及行使過程中自動監(jiān)控汽車與其它汽車、人和障礙物之間的距離，如果距離小于規(guī)定的安全距離
- 關(guān)鍵字： CPLD
基于AD9430的數(shù)據(jù)采集系統(tǒng)設(shè)計
- 摘 要：本文介紹了高速ADC AD9430的功能，詳細(xì)說明了使用高速FPGA來控制AD9430構(gòu)成高速(140MSPS)、高精度(12位)數(shù)據(jù)采集系統(tǒng)的設(shè)計方法，并給出了具體實現(xiàn)的系統(tǒng)框圖和測試結(jié)果。關(guān)鍵詞：數(shù)據(jù)采集；FPGA；AD9430引言結(jié)合實際任務(wù)的要求，本文提出了一種基于AD9430的高速數(shù)據(jù)采集系統(tǒng)，主要用于采集雷達回波。在這個系統(tǒng)中，選用高速邏輯器件控制A/D轉(zhuǎn)換和FIFO存儲，同時通過FPDP(Front Panel Data Port)總線將采集的數(shù)據(jù)發(fā)送出去。由
- 關(guān)鍵字： AD9430 FPGA 數(shù)據(jù)采集
基于雙DSP的磁軸承數(shù)字控制器容錯設(shè)計
- 摘 要：本文介紹了應(yīng)用于磁軸承的雙DSP熱備容錯控制方案，該方案采用時鐘同步技術(shù)，由總線表決模塊實現(xiàn)系統(tǒng)的容錯處理，硬件判決模塊實現(xiàn)硬件故障判斷。由中心仲裁模塊根據(jù)兩判決模塊的結(jié)果進行復(fù)雜的仲裁，并完成切換和完善的報警邏輯，從而提高了磁軸承控制系統(tǒng)的可靠性。關(guān)鍵詞：容錯；磁軸承； 控制器； CPLD； DSP引言電磁軸承(AMB)是利用可控電磁吸力將轉(zhuǎn)子懸浮起來的一種新型高性能軸承，具有無接觸、無摩擦、高速度、高精度、不需潤滑和密封等一系列特點，在交通、超高速超精密加工
- 關(guān)鍵字： CPLD DSP 磁軸承 控制器 容錯
基于PCI總線的實時DVB碼流接收系統(tǒng)的硬件設(shè)計
- 摘 要：本文介紹了基于PCI專用芯片PCI9054和CPLD的DVB碼流接收系統(tǒng)的硬件設(shè)計。該設(shè)計采用了PCI9054+CPLD的數(shù)字處理方案，并采用一種新的方法更高效地利用雙端口RAM，保證了高速、大容量數(shù)據(jù)流的實時處理。關(guān)鍵詞：DVB；PCI；CPLD；雙端口RAM；WDM模式 前言通過PC接收DVB(數(shù)字視頻廣播)碼流已成為一項新的多媒體數(shù)據(jù)接收技術(shù)。因此，設(shè)計基于PC平臺的DVB碼流接收卡，是數(shù)字廣播電視發(fā)展的需要。由于DVB傳輸流的平均傳輸速率為6
- 關(guān)鍵字： CPLD DVB PCI WDM模式 雙端口RAM 存儲器
基于FPGA的非對稱同步FIFO設(shè)計
- 摘 要：本文在分析了非對稱同步FIFO的結(jié)構(gòu)特點及其設(shè)計難點的基礎(chǔ)上，采用VHDL描述語言，并結(jié)合FPGA，實現(xiàn)了一種非對稱同步FIFO的設(shè)計。關(guān)鍵詞：非對稱同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU，但是由于目前同步FIFO器件的輸入與輸
- 關(guān)鍵字： BlockRAM DLL FPGA VHDL 非對稱同步FIFO 存儲器
基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計與實現(xiàn)
- 摘 要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案，并詳細(xì)介紹了該方案基于FPGA的實現(xiàn)方法。通過對所設(shè)計的鎖相環(huán)進行計算機仿真和硬件測試，表明該方案確實可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時間；FPGA；VHDL引言捕獲時間是鎖相環(huán)的一個重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達鎖定狀態(tài)所需時間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達上萬次)，要求鎖相環(huán)能夠?qū)π盘栂辔豢焖俨东@。因此
- 關(guān)鍵字： FPGA VHDL 捕獲時間 數(shù)字鎖相環(huán)(DPLL)
用CPLD實現(xiàn)Gollmann密鑰流發(fā)生器
- 摘 要：本文根據(jù)Gollmann密鑰流發(fā)生器的原理和偽隨機序列產(chǎn)生的程序，利用VHDL語言和CPLD，設(shè)計出Gollmann密鑰流發(fā)生器。該發(fā)生器滿足一般的加密要求，可以保護信息傳輸?shù)陌踩?。關(guān)鍵詞：Gollmann ；VHDL ；CPLD；偽隨機序列引言對通信數(shù)據(jù)進行加密的方法可分為兩大類：軟加密和硬加密。其中硬加密具有加密強度大、可靠性高等特點。本文根據(jù)流密碼發(fā)生器原理，用CPLD設(shè)計出了Gollmann流密碼發(fā)生器。原理密碼安全的偽隨機序列發(fā)生器用于流密碼時十分理想
- 關(guān)鍵字： CPLD Gollmann VHDL 偽隨機序列
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