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華力微電子基于Cadence數字工具開發(fā)55納米參考設計流程

  • 　　Cadence設計系統(tǒng)公司與上海華力微電子有限公司，今天共同宣布華力微電子基于Cadence Encounter數字技術交付出55納米平臺的參考設計流程。從現在起，華力微電子首次在其已建立的55 納米工藝平臺上實現了從 RTL到GDSII的完整流程，它也是Cadence與上海華力緊密合作的結果。 　　在該流程中所使用的Cadence數字工具包括RTL Compiler、Encounter Digital Implementation 系統(tǒng)、Conformal LEC、QRC Extraction、E
  • 關鍵字： Cadence  55納米  

瑞昱獲授權使用Cadence Tensilica HiFi 音頻/語音DSP IP內核

  • 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ:CDNS)日前宣布，瑞昱半導體公司(Realtek Semiconductor Corp)獲得Cadence Tensilica(Cadence? Tensilica?)授權，可使用HiFi 音頻/語音DSP(數字信號處理器)IP內核，配合Sensory公司(IC和嵌入式軟件解決方案提供商)的TrulyHandsFree?方案一起，用以實現長時開啟(Always-on)語音控制與識別技術。
  • 關鍵字： Cadence  瑞昱  DSP  

華力開發(fā)55納米平臺的參考設計流程

  • 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ:CDNS)與上海華力微電子有限公司，日前共同宣布華力微電子基于Cadence ? Encounter? 數字技術交付出55納米平臺的參考設計流程。從現在起，華力微電子首次在其已建立的55 納米工藝平臺上實現了從 RTL到GDSII的完整流程，它也是Cadence與上海華力緊密合作的結果。
  • 關鍵字： Cadence  華力  納米  

ST、ARM和Cadence聯(lián)合向Accellera提交三個新方案

Cadence推出用于PCIe 3.0的SpeedBridge Adapter

  • 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ:CDNS)日前宣布推出全新用于PCIe 3.0的SpeedBridge? Adapter。它為設計師們提供了一個重要的工具，來驗證和確認他們的PCI Express (PCIe) 設計。
  • 關鍵字： Cadence  PCIe  SoC  

Cadence協(xié)助創(chuàng)意、聯(lián)電克服先進制程設計挑戰(zhàn)

  • 益華電腦(Cadence Design Systems)近日宣布兩項成功合作案例，其一為設計服務業(yè)者創(chuàng)意電子(GUC)運用Cadence Encounter數位設計實現系統(tǒng)(Digital Implementation System，EDI)與Cadence Litho Physical Analyzer，成功地完成了20nm系統(tǒng)晶片(SoC)測試晶片的試產。此外晶圓代工大廠聯(lián)電(UMC)已經采用Cadence 「設計中(in-design)」與signoff DFM (design-for-manufa
  • 關鍵字： Cadence  制程設計  

聯(lián)華28納米節(jié)點采用Cadence物理和電學制造性設計簽收解決方案

  • 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ:CDNS)日前宣布，歷經廣泛的基準測試后，半導體制造商聯(lián)華電子(NYSE：UMC;TWSE：2303)(UMC)已采用Cadence? “設計內”和“簽收”可制造性設計(DFM)流程對28納米設計進行物理簽收和電學變量優(yōu)化。
  • 關鍵字： 聯(lián)華電子  Cadence  DFM  

Cadence采用全新可支持電學感知設計的Virtuoso版圖套件

  • 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ:CDNS) 日前宣布推出用于實現電學感知設計的Virtuoso?版圖套件，它是一種開創(chuàng)性的定制設計方法，能提高設計團隊的設計生產力和定制IC的電路性能。
  • 關鍵字： Cadence  Virtuoso  EAD  

臺積電TSMC擴大與Cadence在Virtuoso定制設計平臺的合作

  • 為專注于解決先進節(jié)點設計的日益復雜性，全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ:CDNS) 日前宣布，臺積電已與Cadence在Virtuoso定制和模擬設計平臺擴大合作以設計和驗證其尖端IP。
  • 關鍵字： Cadence  Virtuoso  臺積  PDKs  

Cadence解決方案助力創(chuàng)意電子20納米SoC測試芯片成功流片

  • 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ:CDNS) 日前宣布，設計服務公司創(chuàng)意電子(GUC)使用Cadence? Encounter?數字實現系統(tǒng)(EDI)和Cadence光刻物理分析器成功完成20納米系統(tǒng)級芯片(SoC)測試芯片流片。雙方工程師通過緊密合作，運用Cadence解決方案克服實施和可制造性設計(DFM)驗證挑戰(zhàn)，并最終完成設計。
  • 關鍵字： Cadence  DFM  

Cadence解決方案助力創(chuàng)意電子20納米SoC測試芯片成功流片

  • 　　Cadence Encounter數字實現系統(tǒng)與Cadence光刻物理分析器 　　可降低風險并縮短設計周期 　　全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ:CDNS) 今天宣布，設計服務公司創(chuàng)意電子(GUC)使用Cadence? Encounter?數字實現系統(tǒng)(EDI)和Cadence光刻物理分析器成功完成20納米系統(tǒng)級芯片(SoC)測試芯片流片。雙方工程師通過緊密合作，運用Cadence解決方案克服實施和可制造性設計(DFM)驗證挑戰(zhàn)，并最終完成設計。 　　在開發(fā)過程中
  • 關鍵字： Cadence  20納米  SoC  

Cadence：Tempus時序簽收加速SoC設計

  • 為簡化和加速復雜IC的開發(fā)，Cadence 設計系統(tǒng)公司不久前推出Tempus時序簽收解決方案。這是一款新的靜態(tài)時序分析與收斂工具，旨在幫助系統(tǒng)級芯片 (SoC) 開發(fā)者加速時序收斂，將芯片設計快速轉化為可制造的產品。
  • 關鍵字： Cadence  Tempus  CPU  201307  

臺積電認可Cadence Tempus時序簽收工具用于20納米設計

  • Cadence日前宣布，臺積電(TSMC)在20納米制程對全新的Cadence Tempus時序簽收解決方案提供了認證。該認證意味著通過臺積電嚴格的EDA工具驗證過的Cadence Tempus 時序簽收解決方案能夠確?？蛻魧崿F先進制程節(jié)點的最高精確度標準。
  • 關鍵字： Cadence  臺積電  Tempus  

Cadence為復雜SoC設計縮短時序收斂時程

  • 　　在加速復雜IC開發(fā)更容易的當下，益華電腦(Cadence Design Systems, Inc.)發(fā)表 Tempus 時序 Signoff解決方案(Timing Signoff Solution)，這是嶄新的靜態(tài)時序分析與收斂工具，精心設計讓系統(tǒng)晶片(System-on-Chip，SoC)開發(fā)人員能夠加速時序收斂，讓晶片設計更快速地投入制造流程。Tempus 時序Signoff解決方案意謂全新的時序signoff工具作法，讓客戶能夠縮短時序signoff收斂與分析，實現更快速的試產，同時創(chuàng)造良率更高
  • 關鍵字： Cadence  SoC設計  

Cadence推出Tempus時序簽收解決方案

  • 　　為設計收斂和簽收提供前所未有的性能和容量 　　Tempus?時序簽收解決方案提供的性能比傳統(tǒng)的時序分析解決方案提升了一個數量級。 　　可擴展性，能夠對具有上億個實例的設計進行全扁平化分析。 　　集成的簽收精度的時序收斂環(huán)境利用創(chuàng)新的考慮物理layout的ECO技術，可以使設計閉合提前數周時間。 　　為簡化和加速復雜IC的開發(fā)，Cadence 設計系統(tǒng)公司推出Tempus? 時序簽收解決方案。這是一款新的靜態(tài)時序分析與收斂工具，旨在幫助系統(tǒng)級芯片 (SoC) 開發(fā)者加速時序收斂，將芯片設計快速轉
  • 關鍵字： Cadence  Tempus  時序簽收  
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