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Verilog HDL設(shè)計(jì)自動(dòng)數(shù)據(jù)采集系統(tǒng)

  • 隨著數(shù)字時(shí)代的到來(lái)，數(shù)字技術(shù)的應(yīng)用已經(jīng)滲透到了人類生活的各個(gè)方面。數(shù)字系統(tǒng)發(fā)展在很大程度上得益于器件和集成技術(shù)的發(fā)展，著名的摩爾定律(Moores Law)的預(yù)言也在集成電路的發(fā)展過(guò)程中被印證了，數(shù)字系統(tǒng)的設(shè)計(jì)理
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基于Verilog HDL語(yǔ)言的CAN總線控制器設(shè)計(jì)及驗(yàn)證

  • 摘要：在此利用Verilog HDL設(shè)計(jì)了一款CAN總線控制器，首先根據(jù)協(xié)議把整個(gè)CAN總線控制器劃分為接口邏輯管理、寄存器邏輯和CAN核心模塊3個(gè)模塊，然后用Verilog HDL硬件描述語(yǔ)言設(shè)計(jì)了各個(gè)功能模塊，并使用Modelsim軟件
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MATHWORKS推出基于MATLAB生成HDL代碼的產(chǎn)品

  • MathWorks近日宣布推出HDL Coder，該產(chǎn)品支持MATLAB 自動(dòng)生成 HDL 代碼，允許工程師利用廣泛應(yīng)用的 MATLAB 語(yǔ)言實(shí)現(xiàn) FPGA 和 ASIC 設(shè)計(jì)。MathWorks還宣布推出了HDL Verifier，該產(chǎn)品包含用于測(cè)試 FPGA 和 ASIC 設(shè)計(jì)的 FPGA 硬件在環(huán)功能。有了這兩個(gè)產(chǎn)品，MathWorks現(xiàn)在可提供利用 MATLAB 和 Simulink 進(jìn)行 HDL 代碼生成和驗(yàn)證的能力。
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有限增益帶寬積補(bǔ)償及對(duì)active-RC濾波器Q值的影響

  • 文章從數(shù)學(xué)上分析了運(yùn)算放大器的有限增益帶寬積對(duì)active-RC濾波器Q值的影響，得出了濾波器Q值升高的結(jié)論，并且 ...
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基于XCR3032的大容量FLASH存儲(chǔ)器接口設(shè)計(jì)

  • 摘要：提出一種使用Xilinx公司生產(chǎn)的低功耗CPLD芯片XCR3032來(lái)實(shí)現(xiàn)微控制器與大容量FLASH存儲(chǔ)器相接口的...
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學(xué)習(xí)FPGA應(yīng)注意的問(wèn)題

  • FPGA的基礎(chǔ)就是數(shù)字電路和HDL語(yǔ)言，想學(xué)好FPGA的人，建議床頭都有一本數(shù)字電路的書(shū)，不管是哪個(gè)版本的，這個(gè)是基礎(chǔ)，多了解也有助于形成硬件設(shè)計(jì)的思想。在語(yǔ)言方面，建議初學(xué)者學(xué)習(xí)Verilog語(yǔ)言，VHDL語(yǔ)言語(yǔ)法規(guī)范嚴(yán)格，調(diào)試起來(lái)很慢，Verilog語(yǔ)言容易上手，而且，一般大型企業(yè)都是用Verilog語(yǔ)言。
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基于Verilog HDL的I2C總線分析器

  • 提出了采用VerilogHDL設(shè)計(jì)I2C總線分析器的方法，該I2C總線分析器支持三種不同的工作模式：被動(dòng)、主機(jī)和從...
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奧地利推出新款主動(dòng)降噪芯片

  • 全球領(lǐng)先的高性能模擬IC設(shè)計(jì)者及制造商奧地利微電子公司今日宣布新增兩款新品，豐富其主動(dòng)降噪(Active Noise Cancelling)芯片產(chǎn)品系列，改善喧鬧環(huán)境中的音質(zhì)效果。AS3400和AS3420都具有最低的電源供給需求，與其他ANC解決方案相比，電池的使用壽命至少延長(zhǎng)20%之多。產(chǎn)品極具競(jìng)爭(zhēng)力，通過(guò)10 dB的正向信噪比，無(wú)論環(huán)境如何，都能改善音頻效果，增加有線或無(wú)線單聲道通訊耳機(jī)的清晰度。
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運(yùn)算放大器的有限增益帶寬積對(duì)active-RC濾波器Q值

  • 摘要：文章從數(shù)學(xué)上分析了運(yùn)算放大器的有限增益帶寬積對(duì)active-RC濾波器Q值的影響，得出了濾波器Q值升高的結(jié)論，并且研究了濾波器Q值升高的補(bǔ)償方法。我們對(duì)5階低通濾波器的Biquad引入補(bǔ)償電容Cm的前后進(jìn)行仿真對(duì)比
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Verilog HDL阻塞屬性探究及其應(yīng)用

  • Verilog HDL中，有兩種過(guò)程賦值方式，即阻塞賦值(blocking)和非阻塞賦值(nonblocking)。阻塞賦值執(zhí)行時(shí)，RHS(right hand statement)估值與更新LHS(left hand statement)值一次執(zhí)行完成，計(jì)算完畢，立即更新。在執(zhí)行時(shí)
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基于Verilog HDL濾波器的設(shè)計(jì)

  • 　現(xiàn)代計(jì)算機(jī)和通信系統(tǒng)中廣泛采用數(shù)字信號(hào)處理的技術(shù)和方法，其基本思路是先把信號(hào)用一系列的數(shù)字來(lái)表示，然后對(duì)這些數(shù)字信號(hào)進(jìn)行各種快速的數(shù)學(xué)運(yùn)算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無(wú)
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ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì)

  • ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì),ST-BUS是廣泛應(yīng)用于E1通信設(shè)備內(nèi)部的一種模塊間通信總線。結(jié)合某專用通信系統(tǒng)E1接口轉(zhuǎn)換板的設(shè)計(jì)，本文對(duì)ST-BUS總線進(jìn)行了介紹，討論了ST-BUS總線接口收發(fā)模塊的設(shè)計(jì)方法，給出了Verilog HDL實(shí)現(xiàn)和模塊的時(shí)序仿真圖。
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PLD/FPGA硬件語(yǔ)言設(shè)計(jì)verilog HDL

  • PLD/FPGA硬件語(yǔ)言設(shè)計(jì)verilog HDL,HDL概述　　隨著EDA技術(shù)的發(fā)展，使用硬件語(yǔ)言設(shè)計(jì)PLD/FPGA成為一種趨勢(shì)。目前最主要的硬件描述語(yǔ)言是VHDL和verilog HDL及System Verilog。 VHDL發(fā)展的較早，語(yǔ)法嚴(yán)格;而Verilog HDL是在C語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種硬
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Verilog HDL與VHDL及FPGA的比較分析

  • Verilog HDL與VHDL及FPGA的比較分析,　Verilog HDL　　優(yōu)點(diǎn)：類似C語(yǔ)言，上手容易，靈活。大小寫(xiě)敏感。在寫(xiě)激勵(lì)和建模方面有優(yōu)勢(shì)?！　∪秉c(diǎn)：很多錯(cuò)誤在編譯的時(shí)候不能被發(fā)現(xiàn)。　　VHDL　　優(yōu)點(diǎn)：語(yǔ)法嚴(yán)謹(jǐn)，層次結(jié)構(gòu)清晰?！　∪秉c(diǎn)：熟悉時(shí)間長(zhǎng)，不夠靈
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