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一種基于CPLD的DMA控制器IP核設(shè)計

  • 但是由于8013硬件結(jié)構(gòu)和指令系統(tǒng)的限制,當需要高速率大批量數(shù)據(jù)傳送時,數(shù)據(jù)吞吐速率往往不能滿足設(shè)計要求。即使采用提升振蕩器頻率的辦法,結(jié)果仍不
  • 關(guān)鍵字: 可編程邏輯器件  CPLD  VHDL語言  DMA控制器  

基于CPLD的MIDI音樂播放器的設(shè)計

  • 摘要:本音樂播放器依據(jù)MIDI音樂基本原理,結(jié)合EDA技術(shù),采用ALTERA公司的可編程邏輯器件(CPLD)EPF10LC84-4作為控制核心而設(shè)計的。本文主要闡述了利用VHDL語言設(shè)計MIDI音樂發(fā)生器芯片,再配上必要的外圍電路,從而實現(xiàn)四首音樂選擇播放、并配有隨音樂節(jié)奏而閃爍變化的彩燈等功能的EDA應(yīng)用系統(tǒng)。 關(guān)鍵字:EDA、CPLD、音樂播放器、VHDL語言 0? 引言 大規(guī)模可編程邏輯器件CPLD和FPGA是當今應(yīng)用最廣泛的兩類可編程邏輯器件,電子設(shè)計工程師利用它可以在辦公室或?qū)?/li>
  • 關(guān)鍵字: EDA  CPLD  音樂播放器  VHDL語言  

基于VHDL語言的IP核驗證

  • 引言 在IC(integrated circuit.集成電路)發(fā)展到超大規(guī)模階段的今天,基于IP(Intellectual Property,知識產(chǎn)權(quán))核的IC設(shè)計及其再利用是保證SoC(system onchip,片上系統(tǒng))開發(fā)效率和質(zhì)量的重要手段。如果能對IP核進行驗證、測試和集成.就可以加速SoC的設(shè)計,而這需要從以下5個方面進行考慮。 代碼純化.指在代碼設(shè)計中及完成后進行自定義的、IEEE標準的、設(shè)計重用的、可綜合性和可測試性等方面的規(guī)則檢查; 
  • 關(guān)鍵字: IP核  VHDL語言  單片機  嵌入式系統(tǒng)  驗證  
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vhdl語言介紹

  VHDL語言是由美國國防部在 20 世紀 80 年代初為實現(xiàn)其高速集成電路計劃 (very high speed integrated circuit——VHSIC)而提出的一種 HDL——VHDL(高速集成電路硬件描述 語言)。目的是為了給數(shù)字電路的描述與模擬提供一個基本的標準。VHDL語言作為高級硬件行為描述型語言,如今已經(jīng)廣泛被應(yīng)用到FPGA/CPLD和ASIC中的設(shè)計。  嚴格地講,V [ 查看詳細 ]

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