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基于32位微處理器AEMB的SoC系統(tǒng)驗(yàn)證平臺(tái)設(shè)計(jì)

SoC芯片的規(guī)模一般遠(yuǎn)大于普通的ASIC，同時(shí)深亞微米工藝帶來的設(shè)計(jì)困難等使得SoC設(shè)計(jì)的復(fù)雜度大大提高。仿真與驗(yàn)證是SoC設(shè)計(jì)流程中最復(fù)雜、最耗時(shí)的環(huán)節(jié)，約占整個(gè)芯片開發(fā)周期的50%～80%，采用先進(jìn)的設(shè)計(jì)與仿真驗(yàn)證方
關(guān)鍵字： AEMB SoC 微處理器平臺(tái)設(shè)計(jì)

本文基于32位微處理器AEMB設(shè)計(jì)了一款SoC系統(tǒng)驗(yàn)證平臺(tái)，給出了SoC系統(tǒng)經(jīng)過FPGA綜合后的邏輯資源占用情況，以及系統(tǒng)能夠運(yùn)行的最高時(shí)鐘頻率。該平臺(tái)已在臺(tái)灣友晶公司的DE2-70開發(fā)板上完成了FPGA驗(yàn)證。
關(guān)鍵字： AEMB SoC 軟核處理器系統(tǒng)

SoC芯片的規(guī)模一般遠(yuǎn)大于普通的ASIC，同時(shí)深亞微米工藝帶來的設(shè)計(jì)困難等使得SoC設(shè)計(jì)的復(fù)雜度大大提高。仿...
關(guān)鍵字： FPGA SoC 系統(tǒng)驗(yàn)證平臺(tái) AEMB 軟核處理器

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