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EEPW首頁 >> 主題列表 >> 萊迪思

LATTICE和Valens半導(dǎo)體公司攜手合作

  • 萊迪思半導(dǎo)體公司和Valens半導(dǎo)體今日發(fā)布一款新的全面的HDBaseT攝像機參考設(shè)計解決方案。HDBaseT參考設(shè)計針對監(jiān)控市場。HDBaseT CAT5電纜可支持輸出兩個未壓縮的視頻流到多達(dá)兩臺攝像機。
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萊迪思MachXO2 PLD系列現(xiàn)有小尺寸WLCSP封裝

  • 2011年9月6日-萊迪思半導(dǎo)體公司（NASDAQ: LSCC）2011年9月6日宣布MachXO2 PLD系列的2.5mmx2.5mm 25球型晶圓級芯片尺寸封裝（WLCSP）的樣片現(xiàn)已發(fā)運。目前MachXO2器件結(jié)合了超小封裝尺寸——至今在PLD市場還未被超越——具有行業(yè)最低功耗和最豐富功能的低密度PLD。使用低功耗65nm工藝的嵌入式閃存技術(shù)構(gòu)建，MachXO2系列增加了3倍的邏輯密度，提高了10倍的嵌入式存儲器，并且與前代產(chǎn)品相比減少了100倍的靜態(tài)功耗。MachXO2器件具有業(yè)界最穩(wěn)定的PLD功
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萊迪思推出最低功耗和最豐富功能的低密度PLD

  • 　　萊迪思半導(dǎo)體公司日前宣布MachXO2 PLD系列的2.5mmx2.5mm 25球型晶圓級芯片尺寸封裝(WLCSP)的樣片現(xiàn)已發(fā)運。目前MachXO2器件結(jié)合了超小封裝尺寸——至今在PLD市場還未被超越——具有行業(yè)最低功耗和最豐富功能的低密度PLD。使用低功耗65nm工藝的嵌入式閃存技術(shù)構(gòu)建，MachXO2系列增加了3倍的邏輯密度，提高了10倍的嵌入式存儲器，并且與前代產(chǎn)品相比減少了100倍的靜態(tài)功耗。
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萊迪思半導(dǎo)體推出Lattice Diamond 設(shè)計軟件

  • 萊迪思半導(dǎo)體公司（NASDAQ: LSCC）宣布推出Lattice Diamond 設(shè)計軟件，針對萊迪思FPGA產(chǎn)品的旗艦設(shè)計環(huán)境。Lattice Diamond 1.3軟件的用戶將受益于主要的新功能，包括時鐘抖動分析?，F(xiàn)在Lattice Diamond 1.3軟件還集成了萊迪思的PAC- Designer 6.1混合信號設(shè)計工具，為萊迪思的可編程混合信號Platform Manager 器件提供設(shè)計支持。
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萊迪思宣布首個符合PCI Express 2.0規(guī)范的低成本FPGA

  • 　　萊迪思半導(dǎo)體公司日前宣布LatticeECP3TMFPGA系列符合PCI Express 2.0在2.5Gbps的規(guī)范。針對最近PCI – SIG研討會上涉及的1-通道和 4-通道配置，LatticeECP3 FPGA和其PCI Express(PCIe)IP核通過了符合PCI - SIGPCIe 2.0規(guī)范和互操作性的測試，確保萊迪思的解決方案與現(xiàn)有的支持系統(tǒng)的PCIe 2.0具有互操作性。
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萊迪思獲得Flexibilis以太網(wǎng)交換IP核

  • 　　萊迪思半導(dǎo)體公司和FLEXIBILIS Oy日前宣布了即可獲取Flexibilis以太網(wǎng)交換(FES)IP核。三速(10Mbps/100Mbps/1Gbps)FES IP核工作在以太網(wǎng)第2層，每個端口具有Gigabit的轉(zhuǎn)換能力。支持Gigabit光纖和Gigabit雙絞線銅以太網(wǎng)接口。支持的服務(wù)質(zhì)量高達(dá)每端口四個隊列。這些以太網(wǎng)交換IP核有五個版本，根據(jù)端口數(shù)和功能而不同：　
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萊迪思推出適用于MachXO2 PLD系列的可編程支持

  • 　　萊迪思半導(dǎo)體公司(NASDAQ: LSCC)和器件編程工具的領(lǐng)先供應(yīng)商System General今天宣布推出了自動和手動編程系統(tǒng)，現(xiàn)已全面支持MachXO2? PLD系列的第一個成員，1200 LUT的LCMXO2-1200。兩家公司之間的合作確保正在進(jìn)入新的電子系統(tǒng)的生產(chǎn)階段的用戶使用System General編程設(shè)備，將不會發(fā)生開發(fā)延遲，或產(chǎn)生額外的NRE成本用以支持MachXO2 PLD。
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萊迪思推出MachXO2 PICO開發(fā)套件

  • 　　萊迪思半導(dǎo)體公司今日宣布即可獲取新的29美元的MachXO2? Pico開發(fā)套件，可用于低功耗，空間受限的消費電子設(shè)計的樣機研制。采用嵌入式閃存技術(shù)的低功耗65納米工藝的MachXO2器件為低密度PLD設(shè)計人員提供了在單個器件中前所未有的低成本，低功耗和高系統(tǒng)集成的特性。這些器件是低功耗應(yīng)用的理想選擇，如智能手機、移動計算、GPS設(shè)備和數(shù)碼相機，以及在終端市場的控制PLD的應(yīng)用，如電信基礎(chǔ)設(shè)施、計算，高端產(chǎn)業(yè)和高端醫(yī)療設(shè)備。　
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萊迪思參考設(shè)計實現(xiàn)了圖像信號處理器與APTINA HiSPi CMOS傳感器的連接

  • 　　萊迪思半導(dǎo)體公司今日宣布全面支持使用LatticeXP2TM FPGA的Aptina的高速串行像素接口(HiSPi)。LatticeXP2 HiSPi橋參考設(shè)計實現(xiàn)了任意帶有傳統(tǒng)CMOS并行總線的圖像信號處理器(ISP)與Aptina HiSPi CMOS傳感器的連接。HiSPi橋解決方案是使用更高分辨率和更高的幀速率的CMOS傳感器的理想選擇，如安防攝像、汽車應(yīng)用、高端消費攝像和其他攝像應(yīng)用等?！　?/li>
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萊迪思和HELION TECHNOLOGY發(fā)布了適用于LatticeECP3 FPGA系列的壓縮和加密IP核

  • 　　萊迪思半導(dǎo)體公司和Helion Technology今日宣布一系列適用于LatticeECP3 FPGA系列的壓縮和加密的IP核現(xiàn)已上市。該系列具有有效載荷壓縮系統(tǒng)核，提高了有限信道帶寬的利用率，因此非常適合微波回程應(yīng)用、寬帶無線接入適用于802.16e（WiMAX）以及潛在的其他多鏈路多輸入-多輸出（MIMO）應(yīng)用中的使用。在LatticeECP3器件中，IP核可以從500Mbps無縫擴(kuò)展至超過3Gbps，并可用于典型的網(wǎng)絡(luò)應(yīng)用中的第2層或第3層。IP核采用了非常強大和成熟的LZRW無損壓縮算法，它
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萊迪思Platform Manager器件開始量產(chǎn)

  • 　　萊迪思半導(dǎo)體公司(NASDAQ: LSCC)今天宣布，其屢獲殊榮的Platform Manager?系列產(chǎn)品完全合格并進(jìn)入量產(chǎn)階段。與此量產(chǎn)信息發(fā)布相配合的是更新的PAC-Designer? 6.0.1設(shè)計軟件，它使模擬和電路板設(shè)計師將電路板的電源管理和數(shù)字板的管理功能集成至Platform Manager器件系列。此外，現(xiàn)在即可獲取另外11個參考設(shè)計(包括風(fēng)扇控制器，邊界掃描端口連接器和GPIO擴(kuò)展器)，這些都為使用Platform Manager產(chǎn)品而進(jìn)行了專門的測試。
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萊迪思宣布出版名為“POWER 2 YOU”參考書

  • 　　萊迪思半導(dǎo)體公司今天宣布推出印刷版的書“Power 2 You”， 針對電路板的電源管理功能，為設(shè)計人員提供150頁的技術(shù)細(xì)節(jié)和設(shè)計考慮。作者是Srirama(“Shyam”) Chandra，他是電源管理領(lǐng)域被認(rèn)可的專家，發(fā)表了多篇有關(guān)電源管理的文章。
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萊迪思推出新的MachXO2 PLD系列

  • 　　萊迪思半導(dǎo)體公司今天宣布推出其新的MachXO2? PLD系列，為低密度PLD的設(shè)計人員提供了在單個器件中前所未有的低成本，低功耗和高系統(tǒng)集成。嵌入式閃存技術(shù)采用了低功耗65納米工藝，與MachXO? PLD系列相比，MachXO2系列提供了3倍的邏輯密度、10倍的嵌入式存儲器、降低了100倍以上的靜態(tài)功耗并減少了高達(dá)30%的成本。
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萊迪思今日發(fā)布改進(jìn)了綜合和功耗優(yōu)化的CPLD設(shè)計工具

  • 　　萊迪思半導(dǎo)體公司今日發(fā)布了ispLEVER? Classic設(shè)計工具套件1.4版。ispLEVER Classic設(shè)計軟件已經(jīng)升級，添加了帶有HDL Analyst功能集的Synopsys Synplify Pro，以及改進(jìn)的ispMACH? 4000ZE CPLD Fitter，具有更好的功耗優(yōu)化功能。 　　Synplify Pro HDL Analyst為設(shè)計師們提供了快速直觀地實現(xiàn)高階寄存器傳輸級(RTL)Verilog或VHDL的方法。設(shè)計師可以在圖和源代碼之間進(jìn)行交叉查詢，
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用PLD簡化邊界掃描測試

  • 　　引言 　　隨著JTAG標(biāo)準(zhǔn)IEEE1149.1的定型，及隨后開始在集成電路Intel 80486中采用，邊界掃描測試已被廣泛應(yīng)用于測試印刷電路板的連接，以及在集成電路內(nèi)進(jìn)行測試。邊界掃描測試受到設(shè)計人員的歡迎，因為它能夠在線測試，而無需昂貴的釘床在線測試設(shè)備。然而，在大的電路板上，邊界掃描鏈路很長，電路板設(shè)計人員面臨著多種挑戰(zhàn)，諸如故障檢測和隔離、測試時間、物理布線，同時還要管理偏移，電壓轉(zhuǎn)換和滿足各種特殊需要。傳統(tǒng)上使用ASSP來應(yīng)對這些挑戰(zhàn)，然而基于ASSP的解決方案更為昂貴，有固定的電平和一些
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