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基于LEON3處理器和Speed協(xié)處理器的復雜SoC設計實現(xiàn)*

作者:徐欣鋒 中國科學院微電子研究所專用集成電路與系統(tǒng)研究室 時間:2009-05-20 來源:電子產(chǎn)品世界 收藏

 

本文引用地址:http://m.ptau.cn/article/94563.htm

  圖7 Speed core所需的配置時序

  同理于控制字,濾波系數(shù)和原始數(shù)據(jù)的輸入亦需要一定的HDL代碼來實現(xiàn)指令或數(shù)據(jù)向時序圖的轉化,其本質相當于譯碼,實現(xiàn)起來難度不大,此處就不再累述。Speed處理后數(shù)據(jù)通過狀態(tài)信號(zero_flag)下降沿觸發(fā)的中斷響應,實現(xiàn)向外部存儲器的輸出,此過程和數(shù)據(jù)輸入類似。

  編程、編譯及仿真

  用戶在C編程時,只需要按照Speed所需的啟動方式,先設置控制字、再輸入濾波系數(shù)、然后啟動輸入原始數(shù)據(jù)。值得注意的地方是,為了實現(xiàn)Speed的運算與中原始數(shù)據(jù)輸入同步,需要在C代碼的不同指令間插入一定的延遲指令,此延遲間隔可根據(jù)軟硬件的響應速度來計算。

  Gaisler Research公司提供完整的開發(fā)套件,包括C代碼編譯器sparc-elf-gcc,大大方便了軟硬件開發(fā)和聯(lián)合調試。 將和Speed的硬件HDL描述,及編譯后的二進制指令調入Modelsim進行軟件仿真,再利用FPGA進行硬件仿真,其結果如圖8、9、10所示。

  

 

  圖8 從C語言控制字產(chǎn)生的配置時序



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