并行成幀器接收10位未成幀數(shù)據(jù)字，輸出10位成幀數(shù)據(jù)。按照ASI規(guī)范，成幀器在5字節(jié)窗口中尋找2個逗號特征字符，若能檢測到第2個逗號特征字符，數(shù)據(jù)成幀并設定已成幀標志。成幀數(shù)據(jù)送入10b/8b譯碼器。10b/8b碼是直流平衡的，有較好的電纜均衡性，并提供0或1的最短運行長度。譯碼器具有8路10位編碼輸入通道，因而最多可恢復8個ASI數(shù)據(jù)流。

　　多流數(shù)據(jù)存儲/捕獲：譯碼器輸出送入stream-in(1：8)模塊。較低級stream-in模塊從單一數(shù)據(jù)流串行地接納4個順序的有效8位并行數(shù)據(jù)，并將它轉(zhuǎn)換為32位并行輸出數(shù)據(jù)，只有有效的(非零)字節(jié)加以存儲。每個輸入數(shù)據(jù)是以27MHz(37ns)裝載的，因而每個stream-in模塊輸出32位字的準備就緒時間為148ns。輸出的讀出速率為100MHz，stream-in模塊總共有8塊，分別從模塊1掃描至模塊8，這樣8個數(shù)據(jù)流可在80ns內(nèi)處理完畢，小于上述的148ns。當掃描器發(fā)現(xiàn)32位字已可使用，就將它送入512×32位塊RAM。倘若模塊輸出未有32位準備就緒，則掃描下一個模塊，如此往復循環(huán)?？刂七壿嫗槊總€數(shù)據(jù)流生成讀指針和寫指針。當每個stream-in模塊在輸出寄存器準備好32位字，寫指針就加1。某個數(shù)據(jù)流讀指針是否加1則取決于512×32位塊RAM的后端要讀取該數(shù)據(jù)，事實上，每個數(shù)據(jù)流的讀指針是較大地址的一個子集，也就是指示較大DDR存儲器的當前數(shù)據(jù)流，下一個單元將會用到這個地址。

　　多流數(shù)據(jù)裝入DDR存儲器：塊RAM分成8節(jié)，每節(jié)256個字節(jié)。每節(jié)保留來自上面每個模塊的數(shù)據(jù)。控制邏輯掃描塊RAM，看8節(jié)存儲器中任何一個是否是半滿的，換句話說，至少有128字節(jié)。如果是半滿的，表示數(shù)據(jù)已準備就緒可以從該節(jié)讀出，并寫入DDR存儲器。在此之前，32位數(shù)據(jù)是以管線字和非管線字讀出的，共同組成64位字。64位字先寫入CORE Generator FIFO?？刂七壿嬒鄳乇O(jiān)視所有8節(jié)塊RAM以及送入FIFO的輸出數(shù)據(jù)。當FIFO含有128字節(jié)數(shù)據(jù)，就向仲裁器發(fā)送一個請求，要求輸入數(shù)據(jù)流進入DDR內(nèi)存。一旦從DDR多端口內(nèi)存控制器接收到確認信號，F(xiàn)IFO以16個連續(xù)周期成組地輸出64位數(shù)據(jù)，進入多端口存儲器控制器，最后移入較大的DDR存儲器。寫入地址就是上節(jié)已描述的擴展指針所指示的地址。

　　ASI發(fā)送器接口

　　發(fā)送器實現(xiàn)視頻的回放，圖2簡要地列出了從存儲器回放ASI流所需的物理層方框，包括回放速率控制、回放地址生成器、以及多數(shù)據(jù)流并—串化。

　　回放速率控制：存儲在DDR存儲器中的數(shù)據(jù)是通過多端口存儲器控制器(MPMC2)的讀接口讀出的。速度控制邏輯掃描8個數(shù)據(jù)流，以確定哪個輸出已準備就緒來送出數(shù)據(jù)，回放速率控制內(nèi)置8個48位累加器(更精細的速率控制)，速率是從處理器程序裝載的。每個累加器的溢出速率是由累加的值確定的。當數(shù)據(jù)流溢出時，溢出標志記錄在一個寄存器中。掃描器監(jiān)視8個寄存器的輸出，以確定計數(shù)器是否已達到最大計數(shù)值。一旦發(fā)現(xiàn)某個數(shù)據(jù)流已變成“1”，就激活輸出流數(shù)據(jù)請求。

　　回放地址生成器和回放緩沖器：請求寄存器的非零值將流地址與存儲器請求控制塊中的回放流地址指針加1。該地址和讀請求一起送到DDR存儲器。仲裁器最終確定是否從DDR存儲器讀取數(shù)據(jù)。經(jīng)仲裁器允許后，一個讀請求標志發(fā)送至MPMC2。當接收到來自MPMC2的確認信號后，則從DDR存儲器的地址處取出數(shù)據(jù)，送至輸出FIFO，數(shù)據(jù)是以連續(xù)的16個64位字發(fā)送的。當流地址與存儲器請求控制塊接收到DDR存儲器的確認信號，該數(shù)據(jù)流的請求計數(shù)器減1。然后，請求掃描器繼續(xù)掃描下一個數(shù)據(jù)流，如此往復循環(huán)。每個輸出流具有一個單獨的16×16 FIFO，當數(shù)據(jù)流請求時，由DDR存儲器填充。

　　仲裁邏輯

　　仲裁邏輯是一個獨立的、少位數(shù)邏輯單元。它跟蹤stream-ill邏輯與DDR存儲器之間的數(shù)據(jù)以及DDR存儲器與stream-out邏輯之間的數(shù)據(jù)。該控制塊接收來自strean-in的寫請求、寫數(shù)據(jù)和寫地址;也接收stream-out送來的讀請求、讀數(shù)據(jù)和讀地址。在未發(fā)現(xiàn)讀或?qū)懻埱髸r，仲裁邏輯通知MPMC2中的DDR存儲器，從存儲器讀出數(shù)據(jù)或?qū)?shù)據(jù)寫入存儲器。寫和讀請求同時發(fā)生時，寫請求有更的優(yōu)先權。由于MPMC2是每個端口單地址結構，該控制邏輯還起到DDR存儲器地址的多路開關作用，共享讀出與寫入。

　　千兆位系統(tǒng)參改設計(GSRD)

　　GSRD是實現(xiàn)IP基傳輸協(xié)議(如ICP或UDP)的一個高性能設計。它的內(nèi)部設置了高性能的嵌入式三態(tài)以太網(wǎng)MAC和嵌入式處理器。該設計充分利用MPMCP功能，在PPC 405處理器指令和PLB數(shù)據(jù)接口與兩個端口之間分配存儲器帶寬。每個端口都內(nèi)置了雙通道動態(tài)存儲器存取(DMA)引擎來重新調(diào)整數(shù)據(jù)，GSRD的一個端口連接千兆位MAC或三態(tài)以太網(wǎng)MAC外設，以太網(wǎng)外設和DMA引擎兩者都是由PPC 405處理器的設備控制寄存器(DCR)控制的。其余的DMA端口供參改系統(tǒng)的附加外設使用。

　　事實表明，GSRD可進行高性能的UDP處理。設計特性讓處理器僅執(zhí)行協(xié)議和控制功能，但不參與有效負載數(shù)據(jù)路徑，而讓DMA引擎完成數(shù)據(jù)傳送。數(shù)據(jù)調(diào)整和校驗及有效負載為軟件實現(xiàn)零拷貝功能提供了必要的支持，讓設計實現(xiàn)在IP基協(xié)議與用戶數(shù)據(jù)接口之間的高性能橋接。

　　MPMC2

　　MPMC2內(nèi)核是GSRD的一個重要部件(圖3)。MPMC2通過實現(xiàn)跨端口并行處理，減少了總線仲裁，提高了系統(tǒng)級業(yè)務流量。此外，與之緊密相關的DMA引擎實現(xiàn)了對存儲器高帶寬訪問，并降低了資源利用率。

　　本設計中，MPMC2允許32位DDR存儲器資源共亨5個以上的獨立接口(最多可達8個)。3個MPMC2端口通過PLB至MPMC2接口模塊連接至PP405處理器的PLB口，完成MPMC2與高速緩存之間的數(shù)據(jù)交易，MMC處理兩者之間的交換信號和時鐘同步;一個端口連接出端口接口模塊(PIM)，實現(xiàn)進/出視頻流之間的數(shù)據(jù)傳送;另一個接口連接至通信直接存儲器訪問控制器(CDMAC)，訪問以太網(wǎng)MAC和本地數(shù)據(jù)。這樣，通過訪問同一個共享的存儲器資源來實現(xiàn)：

　　數(shù)據(jù)的快速寫入與讀出;

• 　　多個ADI輸入流送至多個輸出流;
• 　　在TCP連接時，多個ASI輸入送至IP目的地;
• 　　IP上多個數(shù)據(jù)流鏈接至ASI輸出;
• 　　多個IP鏈接輸入流在重新映射后送至IP輸出流;
• 　　基于Pro-MPEG COP 7的FEC支持。