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Xilinx FPGA開(kāi)發(fā)環(huán)境的配置

作者:風(fēng)子心 時(shí)間:2008-06-05 來(lái)源:電子開(kāi)發(fā)網(wǎng) 收藏

③、在彈出的窗口“Initial Timing and Clock Wizard-Initialize Timing”中選擇默認(rèn)的

本文引用地址:http://m.ptau.cn/article/83735.htm

 ④、當(dāng)出現(xiàn)如下的界面后,你就可以進(jìn)行時(shí)序了^_^

⑤、在Sources選擇Behavioral Simulation,在Processes的Modelsim Simulator中雙擊下面的任何一個(gè)都可以進(jìn)行。區(qū)別就是一個(gè)在 ISE中進(jìn)行,一個(gè)則在ModelSim界面中。

⑥、下圖是雙擊“Ge nerate Expected Simulation Results”的效果


⑦、下圖是雙擊“Simulate Behavioral Model”的效果


 
⑧、接下來(lái)大家就可以寫(xiě)代碼,然后驗(yàn)證了,^_^

 


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