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降低FPGA功耗的設計

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作者: 時間:2007-07-20 來源:中電網(wǎng) 收藏

  使用這些設計技巧和ISE功能分析工具來控制

  新一代 的速度變得越來越快,密度變得越來越高,邏輯資源也越來越多。那么如何才能確保不隨這些一起增加呢?很多設計抉擇可以影響系統(tǒng)的,這些抉擇包括從顯見的器件選擇到細小的基于使用頻率的狀態(tài)機值的選擇等。

  為了更好地理解本文將要討論的設計技巧為什么能夠節(jié)省功耗,我們先對功耗做一個簡單介紹。

  功耗包含兩個因素:動態(tài)功耗和靜態(tài)功耗。動態(tài)功耗是指對器件內(nèi)的容性負載充放電所需的功耗。它很大程度上取決于  頻率、電壓和負載。這三個變量中的每個變量均在您的某種控制之下。

  動態(tài)功耗 = 電容

linux操作系統(tǒng)文章專題:linux操作系統(tǒng)詳解(linux不再難懂)


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