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時(shí)鐘采樣系統(tǒng)最大限度減少抖動(dòng)

作者: 時(shí)間:2014-10-15 來源:電子產(chǎn)品世界 收藏

  很多人都知道,抖動(dòng)(這是時(shí)鐘邊沿不確定性)是不好的現(xiàn)象,其不僅可導(dǎo)致噪聲增加,而且還會(huì)降低數(shù)據(jù)轉(zhuǎn)換器的有效位數(shù) ()。

本文引用地址:http://m.ptau.cn/article/263956.htm

  

 

  例如,如果系統(tǒng)需要 100MHz 14(最小值)位的 ,我們就需要抖動(dòng)小于 80 飛秒的時(shí)鐘!這可通過假設(shè)一個(gè)無失真的理想系統(tǒng)進(jìn)行計(jì)算,讓 SINAD 和 SNR 數(shù)值相等(見公式 2)。

  接下來,使 等于 14,我們可在大約 86db 下計(jì)算出最小 SNR。將結(jié)果帶入公式 1,計(jì)算出大約為 80fs 的 tJ 值。

  

 

  在數(shù)字信號(hào)處理過程中,采樣時(shí)鐘與處理時(shí)鐘之間需要有一定關(guān)聯(lián)。也就是說,無論是在十分之一速率下還是在全速率下采樣,樣片都必須在其速率的倍數(shù)下進(jìn)行處理,而且要相位一致。這就需要一個(gè)“主”時(shí)鐘,其可用來衍生系統(tǒng)中的所有其它時(shí)鐘。

  您可使用溫度補(bǔ)償晶體振蕩器 (TCXO) 和低相位噪聲 PLL 實(shí)現(xiàn)這一點(diǎn),可將主時(shí)鐘顯著增加至更高的頻率。然后,您可對(duì)該最新高頻率時(shí)鐘進(jìn)行下分頻,以提供都與主時(shí)鐘相關(guān)聯(lián)的剩余系統(tǒng)時(shí)鐘。這樣,采樣時(shí)鐘以及各種數(shù)字處理時(shí)鐘都相互具有關(guān)聯(lián)性。

  現(xiàn)在有很多時(shí)鐘解決方案,但很多都需要時(shí)鐘或其它時(shí)鐘分配方法,其可降低整體抖動(dòng)性能。您可使用如 LMK03806 等一款器件來克服這個(gè)問題,其在同一器件中整合了所有主時(shí)鐘發(fā)生器和時(shí)鐘分配功能(帶驅(qū)動(dòng)器),如圖 1 所示。該器件可在 300MHz 下運(yùn)行的同時(shí),具有不足 50fs 的 RMS 抖動(dòng)(1.875MHz 至 20MHz)。此外,您還可通過對(duì)輸出進(jìn)行編程來支持 LVDS、LVPECL 或 LVCMOS 并對(duì)其進(jìn)行同步,以獲得共用上升沿。

  

 

  圖 1 — LMK03806(具有時(shí)鐘發(fā)生器、時(shí)鐘分頻器和驅(qū)動(dòng)器)的方框圖

  因此,您下次設(shè)計(jì)采樣系統(tǒng)時(shí),別忘了考慮時(shí)鐘抖動(dòng)性能,因?yàn)檫@會(huì)影響整體動(dòng)態(tài)范圍。

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