基于DSP的數字存儲示波卡的設計方案

作者：時間：2014-01-19 來源：網絡

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1.引言

本文引用地址：http://m.ptau.cn/article/226800.htm

數字存儲示波器有別于一般的模擬示波器，它是將采集到的模擬電壓信號轉換為數字信號，由內部的微處理器進行分析、處理、存儲、顯示或打印等操作。這類示波器通常具有程控和遙控能力，通過GPIO接口還可將數據傳輸到計算機等外部設備進行分析處理。隨著大規(guī)模集成電路的不斷發(fā)展，功能強大的DSP數字信號處理器的實時性越來越強。DSP憑借其強大的數字信號處理能力，為數字示波器的數據采集系統(tǒng)的實現提供了一個可靠而又實用的平臺，并且提高了數字存儲示波器的采樣速率、存儲深度、波形捕獲能力等指標。

本文描述的數字存儲示波卡是一種基于DSP的雙通道數字存儲示波器。該示波器采用的是TI公司的TMS320F2812芯片，它具有高速的數字信號處理能力和濾波功能以及實時、大容量波形存儲、快速的信號處理等特性。并且本數字存儲示波器具有便攜、操作簡單、精確度高、采樣速率大等優(yōu)點。

2.總體設計

數字示波器主要由前端穩(wěn)壓處理電路、AD轉換電路、集成于FPGA芯片的NIOS系統(tǒng)及各種控制電路和SDRAM、各種鍵盤和LCD接口等組成。其中DSP芯片作為后端處理的核心使用的是TI公司的TMS320F2812.它是32位定點DSP芯片，內含128K*64位的片內Flash存儲器18K*16位的數據/程序存儲器以及4K*16位的Boot Rom,FPGA芯片作為前端采集控制處理器，使用的是Altera公司的EP2C5Q208,它是Cyclone系列的一款低成本FPGA芯片擁有多達119808bit的內部RAM,4608個邏輯單元，支持Altera公司的NIOSII及SOPC,可滿足設計要求。

如圖1所示，被測信號首先從通道1或通道2,由于兩個通道接收到的模擬信號的幅值處于不穩(wěn)定狀態(tài)，必須經過調理電路處理成A/D轉換電路可以接收的電壓范圍，否則會引起非常嚴重的后果。A/D轉換電路可以把調理后的模擬信號經過采樣、保持、量化、編碼等過程后轉換成數字信號，在S D R A M控制器的作用下送入F P G A芯片。在FPGA內置的NIOS的總體控制下，利用內部的FIFO進行緩沖和相應的數據處理。

在本設計中，DSP是整個示波卡數據處理和顯示的核心，進行主要的數據處理，并且輸出處理結果和相應的控制信號。FPGA在DSP發(fā)出的控制信號的作用下進行工作。DSP是一種高速的數字信號處理器，經過FPGA處理并保存于緩沖存儲器中的數據，在DSP控制信號作用下，將數據送入SDRAM中的原始緩沖區(qū)中。再經過DSP各種差值和濾波等算法的處理后，送入示波卡的顯示緩沖區(qū)，用于在LCD屏上的波形顯示。

2.1 前端調理電路和A/D采樣的設計

一般A / D芯片允許輸入的電壓幅度都是固定的(-0.5v~+0.5v)，由各種信號的衰減和放大以及電壓偏置網絡組成的預處理電路，負責把前端接收到的不穩(wěn)定的模擬信號經過方法和衰減之后，穩(wěn)定在允許輸入的電壓范圍內?？傮w來說，前端預處理電路由兩部分組成，一是由繼電器和RC共同組成的衰減網絡，既可以避免信號的失真又可以方便數字存儲示波卡的基準調節(jié);二是由兩片運放AD8008組成的阻容匹配網絡和驅動放大電路。AD8008是具有雙通道、高性能、電流反饋型放大器，其具有超低失真和噪聲特性，帶寬為650MHz,并且具有寬電源電壓范圍(5V~12V)。

數據采集的核心是A/D轉換功能。雖然DSP芯片本身具有A/D轉換的功能，但是為了提高其工作速度，本設計采用兩片AD9288完成模數轉換的工作。在采樣時鐘的控制下，構成180度相位差，滿足200MS/s采樣速率。

AD9288是一款雙核8位單芯片采樣模數轉換器，內置片內采樣保持電路，具有低成本、低功耗、小尺寸和易于使用等特性。AD9288采用100MSPS轉換速率工作，在整個工作范圍內都具有出色的動態(tài)性能。AD9288的輸出為二進制碼，送入FPGA存儲模塊后，可直接存儲。每個通道均可以獨立工作，最高可達475MHz模擬帶寬，可以使雙通道并行工作。

2.2 觸發(fā)電路

觸發(fā)電路是信號采集系統(tǒng)的重要功能電路，其基本功能是提供一個穩(wěn)定的觸發(fā)相位點，用作水平掃描時基的時間參考零點，使波形在顯示屏上穩(wěn)定顯示。本采集電路設計實現了一個周期和被測信號相關的觸發(fā)脈沖信號，控制ADC數據采集。

觸發(fā)電路的核心部件是高速電平比較器，本采集電路中選用的是AD96685芯片和LT1713芯片。觸發(fā)電路如圖3所示。TrigLevel信號是迭加了源信號低頻分量的比較電平，Ref是參考電位，Trig Source信號是被觸發(fā)的源信號。通過改變Trig Level信號的電平值，實現觸發(fā)電平的調節(jié)。通過LT1713比較整形后輸出一對ECL差分時鐘TrigP和TrigNP,再經過電平轉換后送入FPGA內觸發(fā)器。