1雙模前置小數(shù)分頻原理

小數(shù)分頻器的實現(xiàn)方法很多，但其基本原理一樣，即在若干個分頻周期中采取某種方法使某幾個周期多計或少計一個數(shù)，從而在整個計數(shù)周期的總體平均意義上獲得一個小數(shù)分頻比，設要進行分頻比為k的小數(shù)分頻，k可表示為：

式中：n,n,x均為正整數(shù)；n為到x的位數(shù)，即k有n位小數(shù)。另一方面，分頻比又可以寫成：

式中：m為分頻器輸入脈沖數(shù)；p為輸出脈沖數(shù)。

令p=10n，則：

以上是小數(shù)分頻器的一種實現(xiàn)方法，即在進行10n次n分頻時，設法多輸入x個脈沖。

2電路組成

每個周期分頻n+10-n.x，其電路雙模前置小數(shù)分頻器電路由÷n/n+1雙模分頻器、控制計數(shù)器和控制邏輯3部分組成。當a點電平為1時，進行÷n分頻；當a點電平為0時進行÷n+1分頻。適當設計控制邏輯，使在10n個分頻周期中分頻器有x次進行÷n+1分頻，這樣，當從fo輸出10n個脈沖時，在fi處輸入了x.(n+1)+(10n-x).n個脈沖，也就是10n.n+x個脈沖，其原理如圖1所示。

3小數(shù)分頻器的verilog-hdl設計

現(xiàn)通?過設計一個分頻系數(shù)為8.7的分頻器來給出使用veriloghdl語言設計數(shù)字邏輯電路的一般設計方法。這里使用÷8／9雙模前置分頻器，按照前面的分析，可以通過計數(shù)器計數(shù)先做3次8分頻，后做7次9分頻，即可得到平均分頻系數(shù)8.7。由于從n分頻切換到n+1分頻和從n+1分頻切換到n分頻都會產(chǎn)生一個隨時間增長的相位移，如果簡單的先進行3次8分頻后做7次9分頻將會產(chǎn)生很大的相位波動?？紤]到該小數(shù)分頻器要進行多次8分頻和9分頻，那么就設法將兩種分頻混合均勻，這種“均勻”工作是通過計數(shù)器來完成的，在這里只討論一位小數(shù)的情況，下面簡要介紹這種混合的方法：
　　
每進行一次分頻，計數(shù)值為10減去分頻系數(shù)的小數(shù)部分，各次計數(shù)值累加。若累加結果小于10，則進行n+1分頻，若大于10或等于10，則進行n分頻。該例中計數(shù)值為（10－7）＝3，前3次累加結果都小于10，所以為9分頻，第四次累加結果為12，則去掉十位數(shù)后累加結果變?yōu)?，同時進行8分頻，表1給出了該分頻器的分頻過程。

若分頻系數(shù)后為兩位小數(shù)，則用100減去分頻系數(shù)的小數(shù)部分。用veriloghdl設計÷8/9雙模前置分頻器的描述程序如下：

4波形仿真

上述的÷8/9雙模前置分頻器的描述程序經(jīng)modelsim編譯、時序模擬后，得到的波形如圖2所示。

由圖2可見，當reset為0時，分頻器復位，當a為1時，進行8分頻，當a為0時則進行9分頻。

如圖3所示，在前3個時鐘，a值為0，則進行9分頻，其后一個時鐘a為1，進行8分頻，后兩個脈沖，又進行9分頻，后進行一次8分頻，然后又進行兩次9分頻，最后進行一次8分頻。

5電路實現(xiàn)

fpga現(xiàn)場可編程門陣列（fieldprogrammablegatearray）是20世紀80年代中期出現(xiàn)的高密度可編程邏輯器件。fpga及其軟件系統(tǒng)是開發(fā)數(shù)字電路的最新技術。他利用eda技術，以電路原理圖、硬件描述語言、狀態(tài)機等形式輸入設計邏輯；他提供功能模擬、時序仿真等模擬手段，在功能模擬和時序仿真度滿足要求后，經(jīng)過一系列的變換，將輸入邏輯轉換成fpga器件的編程文件，以實現(xiàn)專用集成電路。本設計選用xilinx公司推出的90nm工藝制造的現(xiàn)場可編程門陳列spartan-3來設計小數(shù)分頻器，體積減小，可靠性提高。

6結語

采用前置雙頻分頻器設計的小數(shù)分頻器，小數(shù)分頻器的精度受控制計數(shù)器的影響，當n值為100時，小數(shù)分頻的精度達到1/100；當n值為1000時，小數(shù)分頻的精度達到1/1000；依此類推。fpga有相當豐富的硬件資源，因此可以用fpga設計高精度的小數(shù)分頻器。采用fpga組成的數(shù)字頻率合成器，單環(huán)鑒相頻率達100mhz以上，分辨率可達10－6。這種小數(shù)分頻器得到了廣泛的應用，例如，對圖象采集系統(tǒng)中的行分頻和列分頻的設計，就可以應用本分頻器電路作為時鐘發(fā)生器。