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一種超低功耗、容錯的靜態(tài)隨機存儲器設計

作者: 時間:2012-05-22 來源:網絡 收藏

摘要:為了減輕輻射環(huán)境中靜態(tài)儲器(SRAM)受單粒子翻轉(SEU)的影響以及解決低功耗和穩(wěn)定性的問題,采用TSMC 90 nm工藝,設計了一款可應用于輻射環(huán)境中的靜態(tài)儲器。該SRAM基于雙互鎖存儲單元(DICE)結構,以同步邏輯實現并具有1 KB(1 K×8 b)的容量,每根位線上有128個標準存儲單元,同時具有抗SEU特性,提高并保持了SRAM在亞閾值狀態(tài)下的低功耗以及工作的穩(wěn)定性。介紹了這種SRAM存儲單元的電路設計及其功能仿真,當電源電壓VDD為0.3 V時,該SRAM工作頻率最大可達到2.7 MHz,此時功耗僅為0.35μW;而當VDD為1 V時,最大工作頻率為58.2 MHz,功耗為83.22μW。

本文引用地址:http://m.ptau.cn/article/202329.htm

關鍵詞:靜態(tài)儲器;雙互鎖存儲單元;單粒子翻轉;電路設計

作為半導體存儲器大家族的主要成員,SRAM是世界上應用最廣泛的存儲器,它是數字處理、信息處理、自動控制設備中不可缺少的部件。隨著空間技術的快速發(fā)展,越來越多的SRAM器件被應用到各類航天器和衛(wèi)星的控制系統中。這些電子系統的微電子器件,除了具有高可靠性要求外,還需要具有低功耗以及抗輻射能力。隨著晶體管特征尺寸的不斷減小,集成電路集成度和速度的提高,芯片的功耗也越來越大,然而高功耗會降低電路的可靠性并影響芯片的使用壽命。所以大規(guī)模集成電路(LSI)需要降低功耗并提高其可靠性。一些研究報道表明,減少半導體器件整體功耗的一個有效途徑是降低電源電壓(VDD),因此使VDD降低到亞閾值范圍可以使CMOS晶體管達到良好的性能。然而隨著VDD和閾值電壓的降低,SRAM功耗降低,工作速度得到提高,但同時也對存儲單元的靜態(tài)噪聲容限(SNM)產生不利的影響。SNM是使存儲單元狀態(tài)翻轉的最小直流噪聲電壓,其決定了存儲單元的穩(wěn)定性和SRAM的可靠性,影響SNM的因素主要有電源電壓,工藝缺陷和寄生電阻。具體設計中,盡量避免SNM下降的問題,在兼顧速度和功耗的前提下,以提高SNM,提高存儲單元的穩(wěn)定性。在某些情況下,甚至需要犧牲一些功耗來實現高穩(wěn)定性。

同時在輻射環(huán)境中的高能粒子(質子、中子、a粒子和其他重離子)轟擊微電子電路的敏感區(qū)時會引發(fā)單粒子效應(Single Event Effect,SEE)。輻射效應可能會引起電路工作的瞬時擾動,可能會改變電路的邏輯狀態(tài),甚至引起器件和集成電路的永久損傷。這種由于粒子轟擊時產生的單粒子效應而改變存儲單元的邏輯狀態(tài)的現象,稱為單粒子翻轉。本文提出一種基于DICE的存儲單元,該結構在實現低功耗高穩(wěn)定性的同時,有效的克服了SEU效應。

對于整個SRAM設計而言,存儲單元是設計的核心,它對芯片的面積和功耗起主要作用,同時還影響工作的穩(wěn)定性,可靠性和速度。同時存儲單元也是對輻射效應最為敏感的部分,本文研究的存儲器就是基于這兩種目的設計的,超低功耗以及抗SEU。

1 基于DICE結構的SRAM單元電路的設計

抗輻射SRAM的設計主要有兩種思路:一種是采用特殊的工藝進行加固,如外延、SOI、SOS等;另一種是采用設計方法進行加固。隨著信息化時代的到來,人們提出了多種設計加固的SRAM單元電路,電路設計加固技術得到了輻射效應領域的廣泛認可。常規(guī)SRAM器件的基本存儲單元通常由6個晶體管(6 TRANSISTORS,6T)結構雙穩(wěn)態(tài)觸發(fā)器組成如圖1所示,不能滿足空間抗輻射要求。在加固存儲單元的設計中,DICE結

構(如圖2所示)能夠有效地減輕SEU效應,本文采用一種新型的基于DICE結構設計的SRAM存儲單元,它能實現抗SEU效應,提高系統的穩(wěn)定性,并保持在亞閾值電壓下SRAM低功耗的特點。

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1.1 存儲單元概述

基于DICE結構設計的SRAM存儲單元如圖3所示,該單元由16T組成,其中DICE結構(N1~N4,P1~P4)比DICE結構多加的4個晶體管(N9~N12)用來進行讀操作,N5~N8用來進行寫操作。該存儲單元有兩個字線,WWL為寫字線用來進行寫操作,RWL為讀字線進行讀操作,控制傳輸管開關。BL與分別為位線和反位線。在正確的讀過程中,BL維持在它的預充電值,BL與上產生電位差,經過靈敏放大器放大后輸出,從而實現從存儲單元中讀出存儲值。該單元采用一個四節(jié)點冗余結構,四個節(jié)點(A,B,C和D)保存著兩對互補形式的數據(亦即:“1010”或“01 01”),這些數據通過傳輸門同時進行讀或寫操作。DICE單元通過雙節(jié)點反饋控制實現抗單粒子翻轉。這意味著四個節(jié)點中的每一個節(jié)點的邏輯狀態(tài)均由相鄰的兩個節(jié)點控制(如:A通過P2控制B并通過N1控制D,B通過P3控制C并通過N1控制A等)。8個單管反相器形成2個反饋環(huán):順時針P管反饋環(huán)P1~P4和逆時針N管反饋環(huán)N4~N1。假設存儲單元處于“1”狀態(tài)(見圖3),兩個反相器圈(N4~P1和N2~P3)處于導通狀態(tài),形成兩個鎖存器(每個鎖存器由兩個交叉耦合的反相器組成)。而N1~P2和N3~P4處于截止狀態(tài)。N1~P2和N3~P1這4個晶體管構成2對雙向反饋電路并完成反饋互鎖功能,將N4~P1和N2~P3這兩個鎖存器隔離開。值得指出的是,由于反饋機制的存在,該SRAM單元具有很強的抗讀翻轉能力。

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1.2 狀態(tài)分析

電路中,假設存儲單元處于保持狀態(tài),同時數據以“0101”形式被存儲(即節(jié)點A,B,C和D分別保存數據“0101”)如圖3所示。如果一個粒子撞擊晶體管N2,此時N2上產生一個瞬態(tài)電流,使得節(jié)點B的電壓由高變低。那么,晶體管P3被打開從而驅動節(jié)點C。但是,由于晶體管N3的驅動能力強于晶體管P3,這一變化僅僅使節(jié)點C的電壓略有增加。同時,節(jié)點B的電壓由高變低又會使晶體管N1關斷,而節(jié)點A被晶體管P1和N1的漏電流所驅動。如果在瞬間發(fā)生極短時間的翻轉,節(jié)點B的電壓將保持原值。如上所述就是發(fā)生單粒子瞬態(tài)時的過程。


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