PCI Express協(xié)議實現(xiàn)與驗證
摘要:稱為第3代I/O接口技術的PCI Express總線規(guī)范的出現(xiàn),從結構上解決了帶寬不足的問題,有著極為廣闊的發(fā)展前景?;赩erilog HDL硬件描述語言及可綜合化設計理念,完成了PCI Express IP核RTL代碼的設計。IP核代碼使用Verilog HDL語言編寫,分模塊、分層次地設計了事務層、數(shù)據(jù)鏈路層和物理層的邏輯子層,并進行了可綜合化設計與代碼風格檢查。對設計的PCI Express IP核的功能分別從協(xié)議層次和應用層次進行了驗證。具體實現(xiàn)上,采用Denali公司的PureSuite測試套件對IP核的協(xié)議兼容性進行驗證,驗證范圍覆蓋了IP核的3個層次以及配置空間,采用QuestaSim仿真工具對IP核的應用層進行驗證。仿真結果表明,設計的PCI Express IP核工作正常,性能優(yōu)良。
關鍵詞:PCI Express協(xié)議;IP核;驗證;I/O接口
0 引言
當下,計算機系統(tǒng)使用的主流內部總線技術為PCI總線。隨著千兆以太網(wǎng)、RAID陣列等高帶寬設備的出現(xiàn),PCI總線133 MB/s的帶寬已明顯不能滿足應用的需要。根據(jù)PCI總線的性能不足及計算機系統(tǒng)的應用需求,第3代I/O總線接口技術PCI Express應運而生。PCI Express是一種應用于各種計算與通信平臺的高帶寬、點對點串行互聯(lián)協(xié)議,支持虛通道、流量控制機制及熱插撥,具有錯誤處理及錯誤報告功能,并在軟件上與PCI兼容,具有鮮明的技術優(yōu)勢和廣闊的應用前景?;趯CI Express理論優(yōu)勢轉化為實際應用優(yōu)勢的考慮,設計了PCI Express IP核,并進行了可綜合化設計與代碼風格檢查,最后對設計的PCI Express IP核分別從協(xié)議層次和應用層次進行了較為充分的功能驗證。
1 PCI Express協(xié)議
較之PCI總線,PCI Express在總線技術與結構上實現(xiàn)了較大飛躍,提供了高速、高性能、點到點、雙單工、串行、差分信號鏈路來互聯(lián)設備。PCI Express的基本結構包括根復合體(Root Complex)、交換機(Switch)以及端點設備(Endpoint)等,本文設計的PCI Expresb;IP(Intellectual Property)核屬于PCI Express端點設備。PCI ExpreSS總線典型拓撲結構如圖1所示。
根復合體(RC)為下層I/O設備連接到CPU和主存儲器系統(tǒng)提供了路徑,一個根復合體可支持一個或多個PCI Express端口;端點設備(EP)是PCI Express事務的請求發(fā)起者(Requester)或應答者(Compieter),端點設備又分為傳統(tǒng)端點、PCI Express端點和根復合體集成端點;交換機(Switch)是由多個虛擬PCI-to-PCI橋設備組成的,其主要功能是為上游器件和下游器件的通信選擇路徑。
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