作者/袁行猛 ^1,2 ，陳亮 ³ ，徐蘭天 ^1,2(1.中國電子科技集團公司第四十一研究所，安徽 蚌埠 233010；2.電子信息測試技術安徽省重點實驗室，安徽 蚌埠233010；3.安徽省科學技術研究院，安徽 合肥 233000)

　　摘要：5G極高速的傳輸速率導致信號帶寬和基帶信號處理速度都將大大增加，對極高速數據流的實時處理和解析使得測試難度變得更加困難，CPRI協(xié)議作為現階段高速傳輸的一種協(xié)議，被本創(chuàng)新基金項目采用且用于數據傳輸，本研究基于Xilinx公司的xcvu9p系列芯片，使用FPGA中自帶的CPRI協(xié)議的IP核進行例化和設計，為了使用該CPRI核，設計了數據轉換模塊，對數據進行相應的處理，已滿足CPRI核對傳輸數據的要求。
　　關鍵詞: CPRI協(xié)議; FPGA; 5G極高速; 高速傳輸

*項目基金：中國電科技術創(chuàng)新基金項目《微波毫米波大帶寬大規(guī)模MIMO測試技術研究》

　　0 引言

       隨著技術的不斷革新與進步，隨著通信技術自身發(fā)展的需要以及持續(xù)增長的用戶需求，掀起了新一代通信技術的發(fā)展熱潮。此外，智能終端設備的大量普及帶來了數據流量的激增。5G通訊的發(fā)展便提上日程，作為新一代通信的熱點技術將面臨很多的研究難題，除了要能夠分析6 GHz以下頻率的波形以外，還需要分析微波，毫米波等波形。5G技術最顯著的挑戰(zhàn)主要在于5G極高速的傳輸速率導致信號帶寬和基帶信號處理速度都將大大增加，對極高速數據流的實時處理和解析使得測試難度變得更加困難 ^[1] 。
　　隨著數據傳輸的要求不斷提高，因此無線接口聯(lián)盟（愛立信，華為，NEC，西門子和北電）發(fā)起并規(guī)定了CPRI協(xié)議的標準，CPRI作為通用公共無線接口提供了無線控制設備（REC）與無線設備（RE）或RE與RE之間的通信標準。通用的開放標準極大節(jié)約了產品成本，有效提高了其通用性和靈活性。不僅解決了5G高速通信下數據的傳輸要求，同時所含有的控制信息（如：信號丟失、幀丟失等物理層的告警信息）能夠實現對數據的處理與控制，實現不同功率以及上下行之間的切換，提高了數據傳輸的可靠性 ^[2] 。
　　為了實現基帶處理單元（BBU）與射頻單元（RFU）之間數據的收發(fā)操作，滿足不同廠商之間的通信設備能夠互聯(lián)，因此需要規(guī)定在某一種協(xié)議下進行數據的傳輸操作。從核心網傳入BBU的基帶信號經過基帶處理單元進行處理（編碼、復用、調制和擴頻等）然后通過光纖傳入到射頻單元。數據的收發(fā)系統(tǒng)如圖1所示。

       1 系統(tǒng)架構

       基于CPRI協(xié)議的5G基帶數據傳輸系統(tǒng)如圖2所示，該系統(tǒng)實現了基帶單元BBU和射頻單元RFU之間基于CPRI協(xié)議的數據通路。
　　其中，CPRI協(xié)議用Xilinx公司的IP核實現，為了使用該CPRI核，需要設計數據轉換模塊。數據轉換模塊實現兩個基本功能：（1）比特重填。
　?。?）速率匹配。

       在發(fā)端，數據轉換模塊將連續(xù)采樣的IQ數據轉換為符合CPRI協(xié)議幀結構和速率的數據；在收端，數據轉換模塊將CPRI協(xié)議中的數據恢復為按指定采樣率連續(xù)采樣的IQ數據。
　　2 CPRI協(xié)議

       CPRI超幀及基本幀結構 ^[3]

       基本幀到（通用移動通信系統(tǒng)）UMTS無線幀的逐級嵌套示意圖如圖3所示。對于CPRI 10 ms 的幀來說，一個BFN包含150個超幀，長度為10 ms；每個超幀含有256個基本幀，長度為66.67μs。每個基本幀幀長：1 Tc＝1/3.84 MHz＝，每個字傳輸時間：ns。一個基本幀包含16個字。
　　一個超幀的256個控制字按照每4個字一組被分成64個子信道所示。子信道用Ns來表示，Ns=0?63，每個子信道里的控制字序號 Xs=0?3，一個超幀的控制字序號 X=Ns+64×Xs，取值范圍為0?255。在數據傳輸過程中，基本幀中的控制字首先被傳輸，超幀中控制字與IQ數據交替進行傳輸，圖4為單個超幀在時序上的子信道和控制字的說明。對于子信道0，除了同步控制字（Xs=0），控制字節(jié)#Z.X.Y（Y≥1）的內容是保留的（“r”）。對于子信道2，控制字節(jié)# Z.X.Y（Y≥1）的內容是保留的（“r”）。

       3 數據轉換設計
       3.1 功能設計

       (1)比特重填

       連續(xù)采樣的發(fā)端數據I、Q各16 bit，組成32 bit數據通路，每幀為64組；而9830.4 Mb/s線速率、位寬的CPRI協(xié)議每個基本幀也為64個周期，但其中前4個周期傳送控制字（128 bit），CPRI核接收IQ數據流時會自動忽略前四個周期數據，從其他端口讀入控制字。CPRI核的數據時序邏輯如圖5所示。
　　因此，需將IQ路數據的最低位比特刪去，各保留，將64周期30 bit的數據重排為60周期32 bit。
　　收端則將其重新恢復為64周期一幀的連續(xù)數據，IQ的最低位填0。比特重填示意圖如圖6。
　　(2)速率匹配

       為了適應5G通信中30 kHz和60 kHz兩種子載波間隔的數據的基帶傳輸，發(fā)端和收端IQ數據采用MHz和245.76 MHz兩種采樣頻率，而CPRI核固定采用的數據讀入和輸出頻率。對于采樣率的輸入，需要用兩個基本幀的時間緩存，再用一個基本幀的時間輸出，接著輸出一個全0的無效幀，等待下一幀數據。對應地，收端識別到有效幀并緩存之后，用兩個幀的時間輸出 [4] 。
　　3.2 算法設計

       (1)乒乓緩存

       設立兩個緩存，編號i=0或1，將當前輸入的數據緩存至緩存器i，下一個幀內從緩存器i輸出，同時把新的數據讀入緩存器～i（i的反），交替進行讀入和讀出。
　　(2)比特重填

       我們考慮了兩種基于緩存的比特重填方法，根據緩存器的硬件實現的不同，分為普通寄存器數組緩存和RAM核+小寄存器緩存。不論是那種緩存算法，都應實現用一個幀時間緩存，在下一個幀時間輸出（發(fā)端與新一幀幀頭同步，收端需延遲一個周期），實現連續(xù)的輸入輸出。
　　(3)普通寄存器數組緩存

       用例如下面的語句構建普通的寄存器數組：Reg其中0～63和64～127號寄存器分別構成0、1兩個緩存器，可用地址最高比特區(qū)分。
　　在發(fā)端，緩存時連續(xù)緩存每個完整的32 bit輸入，讀出時進行比特重組。設置兩個變量，s表示當前輸出的第一個符號在原始幀中的編號，b表示第一個符號已經輸出過的比特數。則轉換器的輸出可以用圖7的符號合并邏輯構成：在收端，緩存時就將每個周期的32 bit拆開放置在緩存器的兩個相鄰位置中，緩存邏輯可以如圖8表示。
　　輸出則直接從緩存器中讀出即可。
　　由此可以看出，這種緩存邏輯和RAM的最大不同是，會在同一個周期內對兩個寄存器進行寫入或讀取，這在標準的RAM核里是不會出現的。
　　(4)RAM核+小寄存器緩存

       用Vivado的IP Catalog工具生成一個核，寬度32 bit，深度128。該核包含讀/寫地址、讀/寫數據、寫使能、時鐘信號等端口。RAM可以實現乒乓緩存，但由于一個周期只能讀寫一個位置，所以需要額外的緩存機制來實現發(fā)端周期的縮減/符號合并，和收端的周期擴增/符號拆分。
　　在發(fā)端，先用一個信源幀長度時間將64個符號存入RAM中，再用一個CPRI基本幀時間依次讀出，注意寫周期時間可能為讀周期的兩倍。設置一個120 bit的FIFO寄存器，用來緩存每個符號的高30 bit，最多只需要緩存4個符號，就可以實現在一個基本幀內完成CPRI數據的輸出。

       該寄存器的行為如下：

       (1)第1～4個周期：將RAM讀數據到FIFO中；

       (2)第5～50個周期：從FIFO中讀出32 bit作為信號輸出給CPRI核，同時讀入新的30 bit。
　　(3)第51～64個周期：FIFO中的數據已不足32bit，需同時用FIFO中的數據和RAM讀出的數據構成iq_tx。
　　在收端，先用一個CPRI幀的時間將60個CPRI數據符號存入RAM中，輸出時，設置一個32 bit的寄存器，將當前RAM讀出數據中除了當前恢復的信源符號以外其余的比特寫入寄存器，下一個信源符號輸出為寄存器中的數據（高位）和RAM讀出數據（低位）的組合。
　　(5)無效幀設置

      在CPRI協(xié)議中，256個基本幀組成一個超幀，這256個基本幀的控制字被劃分為64個子通道，編號Ns=0,1,?,63；每個通道4個控制字，編號。可以用Ns和Xs表示一個基本幀在超幀中的編號。Xilinx的CPRI核在tx端和tx端模式中都會輸出ns和xs編號，需要注意tx端在iq_tx_enable信號有效時，vendor_tx_ns/xs指示的是下一幀的編號，而rx端在basic_frame_first_word信號有效時指示的是上一幀的編號。CPRI核的通道編號的時序邏輯如圖9、圖10所示。
　　為了避免額外的標志信號，我們規(guī)定，在MHz的原始采樣頻率下，有效幀為Ns為偶數的幀，而Ns為奇數的幀為無效幀（全0）。這樣在收端可以根據編號直接判斷當前幀是否有效。如圖 11所示，其中顯示的tx_ns和rx_ns為4的幀是有效幀。
　　(6)慢速輸入輸出

       另外在122.88 MHz時，tx端的輸入緩存和rx端的輸出行為都需要隔周期進行，而tx端的輸出和rx端的輸入緩存則連續(xù)進行。以tx端為例，可以在rate_select信號為1（表示122.88 MHz原始采樣率）時，設置信號進行是否緩存的判斷。
　　4 仿真驗證

       采用Vivado 2017.2軟件中的BehavioralSimulation（行為級仿真）進行仿真驗證。
　　除了轉換模塊外，還增加了其他模塊構成簡單的驗證系統(tǒng)。速率選擇模塊將外部的異步速率選擇信號，轉換為同步于CPRI核數據時鐘的信號，在一個Node B Frame的第一個周期變化。信源數據生成模塊可以采用理想同頻但異步與核的時鐘。一個模擬核模塊用于生成各種核的標志信號（如收發(fā)的幀頭標志信號、子通道號等），并將數據經理想信道傳輸^[5]。
　　經仿真驗證，兩種緩存算法都可實現功能，收端轉換模塊可以正確恢復處理信源數據。
　　采用Xilinx VCU118開發(fā)板進行驗證，其中FPGA芯片型號為（速度等級-2LE）。額外增加一個頂層模塊，將開發(fā)板上的可編程差分時鐘信號用IBUFGDS原語轉換為單端時鐘信號。
　　使用ILA監(jiān)視器查看板子上的信號。
　　經驗證發(fā)現，基于普通寄存器數組緩存的算法無法正確實現數據轉換，其原因可能是普通寄存器數組綜合出來的硬件性能滿足不了算法的讀寫需求。而基于RAM核+小寄存器緩存的算法可正確實現系統(tǒng)功能，恢復信源信號。ILA監(jiān)視器信號如圖12、13、14所示。
　　IP核聯(lián)合驗證：可以生成的CPRI IP核的示例工程，在核之外增加了增加了IQ數據、供應商數據、HDLC和Ethernet數據的產生和控制模塊等。我們在該工程基礎上，加入本研究中的數據轉換模塊，進行了聯(lián)合仿真驗證，仿真結果可以實現正確的數據傳輸。如圖所示，其中txp、txn和rxp、rxn是CPRI核的發(fā)端和收端的單比特差分信號，即由射頻口傳輸的信號。仿真圖如圖17，分別展示了收發(fā)的幀頭。

　   5 結論

　   本研究完成了基于CPRI協(xié)議的5G基帶數據傳輸系統(tǒng)中數據轉換模塊的設計和驗證。為了構建基帶單元BBU和射頻單元RFU之間基于CPRI協(xié)議的數據通路，需將信源信宿的數據格式和CPRI協(xié)議/核的格式匹配。數據轉換模塊需要完成比特重填和速率匹配兩個功能，而難點在于高速硬件實現。比特重填是將連續(xù)采樣的每幀64周期的數據刪去低位比特后，空出控制字的四個周期，填充進CPRI信號幀的后60周期內。收端則將CPRI幀中的數據重新恢復為連續(xù)數據。另外發(fā)端和收端IQ數據可能有兩種采樣頻率，而CPRI核則使用固定采用的數據讀入和輸出頻率，需要通過外部信號切換，實現兩種不同速率下的匹配傳輸。為此，本研究設計了乒乓緩存、比特重填、無效幀設置、慢速輸入輸出算法。其中比特重填考慮了基于普通寄存器數組緩存和基于RAM核+小寄存器緩存兩種算法。經過仿真驗證和硬件驗證，在Xilinx VCU118開發(fā)板上實現了數據轉換功能。
　    參考文獻：
　   [1]周代衛(wèi)，王正也，周宇等．5G終端業(yè)務發(fā)展趨勢及技術挑戰(zhàn)[J]．電信網技術，2015，3：64-79．
　   [2]張小波．10Gbps以太網CPRI分組傳輸關鍵技術研究[J]．電子科技大學，2013:25．
　   [3]CPRI Specification V4.2．2010:15-18．
　   [4]郭彬，曹偉，陶安．LTE和LTE-Advanced系統(tǒng)中CPRI壓縮算法研究[J]．信息通信技術，2013，02:64-69.
　   [5]邢立佳，李一兵．基于Xilinx器件的CPRI協(xié)議實現方法[J]．今日電子，2009，01:87-91．
　   作者簡介：
　   袁行猛（1988-），男，助理工程師，主要研究方向：信號與信息處理。

本文來源于科技期刊《電子產品世界》2019年第4期第41頁，歡迎您寫論文時引用，并注明出處