采用兩級(jí)電路實(shí)現(xiàn)的地址變化探測(cè)器
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靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）由于其優(yōu)越的性能（速度高、功耗低），被廣泛應(yīng)用于作為高速緩存的最大量的揮發(fā)性存儲(chǔ)器。 近年來隨著便攜式數(shù)字電子產(chǎn)品的日益普及，SRAM速度高、功耗低的要求也越來越強(qiáng)烈，這亦成為SRAM未來發(fā)展的主要趨勢(shì)。
提高速度、降低功耗是SRAM設(shè)計(jì)的主要目標(biāo)。提高其性能的關(guān)鍵是設(shè)計(jì)好單元和讀出靈敏放大器，此外在總體結(jié)構(gòu)設(shè)計(jì)上也采取了許多措施改善SRAM的性能。本文提出一種新型地址變化探測(cè)電路來降低SRAM的維持功耗和提高工作速度，更提高了SRAM的抗噪聲、抗干擾能力。
1 傳統(tǒng)地址變化探測(cè)器電路
SRAM有異步和同步之分，它們的結(jié)構(gòu)和速度各異。對(duì)于異步SRAM為了降低SRAM的維持功耗和提高工作速度，設(shè)計(jì)了一種自定時(shí)方式，增加了一個(gè)地址變化探測(cè)器。當(dāng)?shù)刂纷兓霈F(xiàn)時(shí)，電路自動(dòng)檢測(cè)該地址總線上的任何變化。不需要任何外部的時(shí)序信號(hào)，可產(chǎn)生一個(gè)ATD信號(hào)，所有內(nèi)部的時(shí)序操作（如啟動(dòng)譯碼器和靈敏放大器等）都來自內(nèi)部產(chǎn)生的翻轉(zhuǎn)信號(hào)，而不必等待同步時(shí)鐘信號(hào)控制，從而提高了工作速度。這一方法的優(yōu)點(diǎn)是使SRAM的存取時(shí)間接近或等于它的周期時(shí)間。 另外，譯碼器受ATD信號(hào)控制，在維持狀態(tài)下使所有的字線都為低電平，這將消除維持狀態(tài)下的列電流，進(jìn)一步降低芯片的功耗。
圖1為一個(gè)傳統(tǒng)地址變化探測(cè)器電路。A0到An-1任何一個(gè)端口輸入信號(hào)上的翻轉(zhuǎn)都會(huì)引起ATi下降到低電平并持續(xù)一個(gè)時(shí)間，由此產(chǎn)生的脈沖作為存儲(chǔ)器其余部分主要的時(shí)序參考。
傳統(tǒng)地址變化探測(cè)電路在提高速度和降低功耗的優(yōu)點(diǎn)是顯而易見的，但是在大容量的SRAM的制造中，由于集成密度的增加，提高了因信號(hào)間的耦合而造成的噪聲電平，同時(shí)對(duì)速度的更高要求也使得存儲(chǔ)器的切換噪聲也相應(yīng)增加。尤其當(dāng)PAD上有外部干擾信號(hào)影響時(shí)，將會(huì)改變ATD的脈寬，從而導(dǎo)致SRAM的讀寫錯(cuò)誤。
傳統(tǒng)地址變化探測(cè)電路在提高速度和降低功耗的優(yōu)點(diǎn)是顯而易見的，但是在大容量的SRAM的制造中，由于集成密度的增加，提高了因信號(hào)間的耦合而造成的噪聲電平，同時(shí)對(duì)速度的更高要求也使得存儲(chǔ)器的切換噪聲也相應(yīng)增加。尤其當(dāng)PAD上有外部干擾信號(hào)影響時(shí)，將會(huì)改變ATD的脈寬，從而導(dǎo)致SRAM的讀寫錯(cuò)誤。
本文在傳統(tǒng)地址變化探測(cè)電路的基礎(chǔ)上，增加一級(jí)新型地址變化探測(cè)器電路，構(gòu)成有兩級(jí)電路組成的地址變化探測(cè)器電路，來提高SRAM的抗噪性。
圖2為新型地址變化探測(cè)器電路
新型地址變化探測(cè)器電路（圖2）的工作原理如下：
1 ) 電路初始化
沒有任何地址變化時(shí)，由上拉管MP將ATi 置為高電平，由反相器INV1，ATG置為低電平；通過三輸入與門，C為低電平。
當(dāng)C為低電平，B為高電平時(shí)，則由RS觸發(fā)器，D為低電平，E為高電平；由延時(shí)鏈和反相器INV2，A為高電平，B為低電平；A、B、C、D、E處的電位將保持穩(wěn)定狀態(tài)。
當(dāng)C為低電平，B為低電平時(shí)，若當(dāng)RS觸發(fā)器原狀態(tài)D為低電平，E為高電平；由延時(shí)鏈和反相器INV2，A為高電平，B為低電平；A、B、C、D、E處的電位將保持穩(wěn)定狀態(tài)。
當(dāng)C為低電平，B為低電平時(shí)，若當(dāng)RS觸發(fā)器原狀態(tài)D為高電平，E為低電平；由延時(shí)鏈和反相器INV2，A為低電平，B為高電平；由RS觸發(fā)器，E為高電平，D為低電平；再由由延時(shí)鏈和反相器INV2，A為高電平，B為低電平；A、B、C、D、E處的電位將保持穩(wěn)定狀態(tài)。
因此，當(dāng)電路初始化后，A和E被置為高電平，B、C和D（ATD）被置為低電平。
2) 當(dāng)任一地址ADDi有變化時(shí)，第一級(jí)電路將ATi置為低電平。在第二級(jí)電路中，當(dāng)任一ATi為低電平時(shí)，則ATG將為高電平，C也將為高電平。當(dāng)C為高電平時(shí)，即將RS觸發(fā)器S端置為高電平，所以Q端為高電平，即D（ATD）為高電平。同時(shí)E為低電平，通過反饋環(huán)使C翻轉(zhuǎn)為低電平,此時(shí)B為初態(tài)低電平，因此觸發(fā)器保持狀態(tài)。當(dāng)D點(diǎn)高電平經(jīng)過延時(shí)反相器鏈將B置為高電平，D翻轉(zhuǎn)為低電平，從而產(chǎn)生一個(gè)完整的ATD信號(hào)。
3) 延時(shí)反相器鏈中反相器寬長比尺寸的調(diào)整將決定B點(diǎn)的瞬態(tài)電壓，這也是決定ATD信號(hào)脈寬的關(guān)鍵。
3 仿真結(jié)果
圖4是用HSPICE對(duì)采用兩級(jí)電路實(shí)現(xiàn)的地址變化探測(cè)器進(jìn)行仿真的波形。由此波形圖可以看出，當(dāng)?shù)刂范薃DD0有地址信號(hào)輸入時(shí)，經(jīng)過第一級(jí)ATD電路（傳統(tǒng)地址變化探測(cè)器電路），ATG將會(huì)產(chǎn)生需要的脈沖信號(hào)；而當(dāng)?shù)刂范薃DD1有不期望的干擾信號(hào)輸入時(shí) ，經(jīng)過第一級(jí)ATD電路（傳統(tǒng)地址變化探測(cè)器電路），ATG則會(huì)產(chǎn)生不需要的脈沖信號(hào)。然而經(jīng)過第二級(jí)新型地址變化探測(cè)器電路，不期望的干擾信號(hào)被拒絕，輸出需要的ATD信號(hào)。
由ATG和ATD的波形可以看出，兩級(jí)電路實(shí)現(xiàn)的地址變化探測(cè)器雖然提高了抗干擾能力，但是，產(chǎn)生了一定的時(shí)間延遲。所以，本電路抗干擾能力的提高，導(dǎo)致了SRAM的存取速度降低。
4 結(jié)束語
地址變化探測(cè)器電路對(duì)于SRAM采用異步工作方式時(shí)非常重要，ATD信號(hào)是大多數(shù)時(shí)序信號(hào)的來源，并且還是關(guān)鍵路徑的一部分。ATD技術(shù)降低了SRAM的功耗同時(shí)提高了它的工作速度。在大容量、高密度、高速度的SRAM設(shè)計(jì)中，傳統(tǒng)地址變化探測(cè)器電路的抗噪聲、抗干擾能力不足。本文作者創(chuàng)新點(diǎn)是提出了含有兩級(jí)電路的地址變化探測(cè)器電路，雖然由于加入第二級(jí)的新型地址變化探測(cè)器電路降低了SRAM的速度，但是其大大提高了SRAM的抗噪聲、抗干擾能力。
評(píng)論