典型的系統(tǒng)級芯片(SoC)設計不僅需要獲取或開發(fā)IP，而且還需要完整的系統(tǒng)級驗證和后端設計?，F在，越來越多的SoC 設計師通過設計仿真來執(zhí)行功能驗證，以避免代價高昂的ASIC 重復投片。

仿真的方法之一是選擇一種基于商用FPGA 的仿真平臺，以便在現實環(huán)境中驗證SoC 的IP。像Altrabit Networks 公司這樣的仿真平臺供應商可以從兩方面幫助設計師。一是通過基于FPGA 的原型驗證SoC IP；二是允許他們并行開發(fā)基于實時操作系統(tǒng)(RTOS)的軟件，從而使芯片設計工程師與固件工程師一前一后地工作，以獲得期望的結果。

目前，領先的FPGA 包含復雜的IP，如預先被構建在FPGA 結構中的RISC 處理器、高速串行/解串器和DSP 模塊等。此外，它們支持多種高速I/O 接口以實現下一代總線接口，如PCI Express、HyperTransport、RapidIO 及聯網和存儲器接口。這些特性使得新一代PFGA成為實現基于FPGA 的SoC 解決方案或驗證ASIC SoC 功能的理想選擇。

需要考慮的一件事是新上市的復雜FPGA 一般都比較昂貴。因此，你必須進行混合和匹配。例如，將高性能IP 整合在一個復雜FPGA 中，而低速外設可以用一款更便宜的FPGA 來實現。這種方法比傳統(tǒng)的高成本仿真系統(tǒng)更經濟，因為后者不僅昂貴，而且太復雜，不便于使用。

對SoC 設計進行清楚的分割是設計師應當謹記的關鍵要素。諸如CPU、存儲器和高速邏輯等任務需要一個復雜的FPGA，而低成本的外設可以由更便宜的FPGA 來實現。如果將這兩種FPGA 通過一條基于標準的外設總線來連接，那么這種分割是清晰的。所謂標準外設總線是指在ARM CPU 中可以被用來實現AMBA 總線；在PowerPC 架構中又可用來實現片上外設總線(OPB)。當IP 頻繁改變時，只有包含此變化的FPGA 需要重新配置。

如圖1 所示，Altrabit 的芯片驗證仿真平臺包含2 款FPGA。其中，高速FPGA 包含硬核IP模塊，如RISC 微處理器、高速串行/解串器和MAC/DSP 等；它還集成了高帶寬外設，如DDR SDRAM 控制器、PCI-X、千兆位以太網 MAC、零總線翻轉(ZBT)SRAM 等，以獲得最高的性能。該FPGA 還包含橋接邏輯，用于將處理器總線轉換成外設總線，如ARM 內核的AMBA 或PowerPC 架構的OPB。



諸如PCI 總線、USB、UART 及PCMCIA 等其它低速外設則由更便宜、更低密度且適合大批量生產的FPGA 實現。這種分割方案可以節(jié)省高速PFGA 的許多門資源，并把它們用于客戶的定制邏輯。這個基于FPGA 的仿真平臺還提供了幾個連接器，以用于FPGA 配置、調試和擴展I/O(包括用于用戶自定義IP 的LVDS 信號對)。例如，PCI Express 等新興的串行總線可以被實現，而且該接口可以被連至擴展連接器，以從物理上終結總線。

在典型的SoC 設計中，因為混合信號的復雜性問題，物理層(PHY)器件是無法集成的。所以，如果在FPGA 仿真平臺上能提供一系列物理層器件，那么SoC IP 驗證將因此受益。不過，設計者必須謹慎確保物理層器件在比正常工作時低得多的速度下能正常工作。

這種FPGA 方法為設計者提供了相當的自由度和必需的靈活性，允許他們采用來自新思、明導資訊、Xilinx、Altera 等第三方供應商的IP，并在ASIC 或FPGA 投入大批量生產之前，在同一硅片上混入他們自己設計的邏輯。

這增大了器件在第一次投片時通過驗證的可能性。此外，設計師能獲得額外的好處，即在打造芯片解決方案時能并行開發(fā)應用軟件。

SoC 可能包含PowerPC、MIPS、ARM、Tensilica 或ARC 處理器；以及幾個支持2.5 Gbps的高速I/O 通道、DDR 存儲器控制器、高性能PCI/PCI-X 總線和調試支持功能(如JTAG 接
口)。

原型仿真平臺是SoC IP 驗證的核心。通過允許在開發(fā)周期的早期編寫固件/應用代碼，它可以加快開發(fā)時間，并避免多次投片所要花費的時間，包括后端設計、后芯片驗證的時間以及制造的交貨時間等。最終，它能將整個開發(fā)周期縮短一半。

對執(zhí)行IP 驗證的設計師和從事軟件開發(fā)的嵌入式軟件設計師而言，該平臺是低成本的。它最吸引設計師的地方在于這種硬件/軟件開發(fā)工具的易用性和低成本。此外，與其它方法相比，類似這樣的一套完整開發(fā)平臺能幫助設計師減少一半的驗證時間并維持最低的設計成本。

作者：Ashraf Dawood