本文所要提及的逆變電源的特殊性在于他不但能夠提供三相正弦平衡電源，而且要保證在任何內(nèi)外界環(huán)境干擾條件下，任何兩相間的相電壓幅值與頻率保持高度穩(wěn)定(進行工作狀態(tài))。因此采用的逆變主電路是由3個單相全橋式逆變器組合成的三相逆變電路如圖1所示。




如何控制逆變主電路中開關器件的工作成為本系統(tǒng)能夠達到要求的關鍵，為了加快開發(fā)進度，更為重要的是提高設計的靈活性和精確度，引入現(xiàn)代EDA(電子設計自動化)技術，采用VHDL硬件描述語言進行控制邏輯編程，配置于大規(guī)?？删幊唐骷﨏PLD／FPGA 芯片上，對主電路的工作狀態(tài)進行控制，以獲得符合要求的電源電壓及波形。

CPLD／FPGA可以在辦公室或?qū)嶒炇依锓奖愕卦O計出所需的專用集成電路，具有靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構的特性，使得硬件的功能可以像軟件一樣通過編程來修改，極大地提高了電子系統(tǒng)設計的靈活性和通用性。

2 調(diào)制方案

脈寬調(diào)制(PWM)是指工作頻率不變(即工作周期不變)，通過改變開關器件的導通時間或截止時間來改變占空比，控制輸出的電壓脈寬，通過控制脈寬系列的變化規(guī)律來滿足輸出的要求。

為滿足設計要求，本文采用正弦波脈寬調(diào)制(SPWM)方法，當然SPWM波形產(chǎn)生的方法也是多種多樣，有自然采樣法、規(guī)則采樣法和直接面積等效法等。與其他方法相比，等效面積SPWM算法具有算法簡易、諧波含量小、輸出波形貼近理想值等特點，因此采用等效面積SPWM算法進行脈寬調(diào)制，進而實現(xiàn)對主電路器件的運轉(zhuǎn)周期過程進行控制。

2．1 建立數(shù)學模型

首先把單個周期正弦波形分為N等份，然后如圖2所示將每一等份的正弦弧線與橫軸所包圍的面積用與其面積等同的等高不等寬的矩形脈寬來代替，矩形脈寬的中點與正弦弧線在橫軸上的投影中點要重合。于是，由N個等高的矩形脈寬系列構成的波形就等同于正弦波形[1]，這一系列矩形脈寬的寬度及其開關(即開關器件的導通截止時間)可用數(shù)學方法進行計算。





如圖2所示是第K個脈寬，對應的正弦弧線與橫軸所包圍的面積SAK，脈寬矩形面積SRK。

其中，M為調(diào)制參數(shù)。
由于將正弦波形分為N個等份，每一等份的弧度為

第k個脈寬的寬度為：θpk＝a3k－a2k，前后兩低電位的寬度為：




2．2 設計計算

N取12，根據(jù)正弦波形的對稱性，實際矩形脈寬寬度只要算出3個就足夠了，取正半周的前半部分進行計算，利用數(shù)學工具Matlab易算出如表1所列的結果(其中M取0．813，θmk為第K個等份的中點，表1中所列出的主要是對下文敘述有用的數(shù)據(jù))。



3軟硬件的實現(xiàn)
由于采用CPLD／FPGA作為控制電路的硬件載體，通過VHDL硬件描述語言的編程對硬件進行功能的描繪，運用的是數(shù)字化的控制方式，因此必須將表中的數(shù)據(jù)進行轉(zhuǎn)換。假設每個等份的計數(shù)值為600，將表中的數(shù)據(jù)皆與(600／0．523 598 77)相乘并取整以便VHDL編程。

筆者接入的晶振為100 MHz，根據(jù)相電壓的頻率X，首先對他進行(100×10 6／X)分頻，因此第一步設汁一個數(shù)控分頻器作為主頻，不但可以達到要求，還便于實驗的調(diào)節(jié)。

每個脈寬產(chǎn)生的設計思路是，設計一個可逆計數(shù)器，順序是299-0-0-299，取出相應的脈寬一半的數(shù)值(轉(zhuǎn)換后)，將數(shù)值與計數(shù)器的變量進行比較，若變量大則輸出0，否則輸出1，這樣保證了脈寬準確地處于等份的中央。

由于電壓波形的每個周期內(nèi)要求有12個脈寬，且每個脈寬的寬度有嚴格的變化規(guī)律，因此，在設計中，每個周期對應的計數(shù)量為600×12。設計一個0～599計數(shù)器CNT1，每計到599時，產(chǎn)生一個脈沖進行再計數(shù)CNT2計數(shù)范圍為0～11，這樣在CNT從0～11變化一趟對應波形的一個周期。所以結合CNT1和CNT2可以按規(guī)律取出對應的脈寬序號，通過查尋方式取出對應的脈寬寬度一半的數(shù)值，用于比較產(chǎn)生脈寬，同時加入正負半波的標志位FIAGA，便于對單相全橋式逆變器各開關器件的控制。

以上敘述的是對單一相電壓波形的調(diào)制設計，還有另兩相A，B，為滿足相位平衡，可直接在計數(shù)器CNT1中加入另兩相的脈寬比較輸出，但是取出用于比較的脈寬序號是不一樣的，B相滯后A相 C相又滯后B相 因此B相在CNT2為4時的脈寬序號與A相在CNT為0時的脈寬序號一致，C相同理，同時還要加入各自的正負半波的標志位FLAGB，F(xiàn)LAGC。

其實逆變電源的特殊要求就在于在三相負載不平衡條件下能夠保證輸出的電源品質(zhì)不變，因此，每個相的脈寬必須各自能夠進行自我調(diào)節(jié)，以達到各相電壓幅值一樣，在編程中，必須對每相的電壓調(diào)節(jié)分開，這樣，相同脈寬序號下，各相的脈寬寬度并不一定相同，還要根據(jù)反饋進行調(diào)節(jié)，脈寬相應的數(shù)值是變化，因此，對每一相的脈寬寬度分開利用查尋表(如圖3所示，有3個表儲器A，B，C)的方式進行獲取。

以下是利用VHDL編寫控制程序的部分內(nèi)容：



利用EDA設計工具軟件Max+PlusⅡ進行波形仿真，仿真結果如圖4所示。

從仿真結果可以清楚地看到，波形每個周期時間為2．5 ms(相當頻率400 Hz)，對于A相，在FLAGA和A的與與非組合下，為對角管子T1T2提供信號A12，為另一對對角管子T3T4提供信號A34，而且保證了同一橋臂的上下兩管子不會同時導通，所以在設計當中，不用設置死區(qū)時間，降低系統(tǒng)設計的復雜度，從而提高了系統(tǒng)的可靠性，其余兩相同理，再利用Gw48-GK實驗開發(fā)系統(tǒng)板[3]，通過下載到Altera公司的EP1K30TC144-3芯片上進行硬件測試，結果完全符合要求。

4 結 語

利用CPLD／FPGA作為硬件電路，采用VHDL等硬件描述語言對硬件的功能進行編程，加快了系統(tǒng)的研發(fā)進程，采用數(shù)字化的控制方式，大幅度提高了邏輯控制的精確度，實時控制效果好，實踐證明CPLD／FPGA芯片可以代替?zhèn)鹘y(tǒng)的復雜的電路，而且可以大比例地縮小電路的硬件規(guī)模，提高了集成度，降低開發(fā)成本，提高系統(tǒng)的可靠性，為電源逆變控制電路的設計開辟了新的天地。