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基于FPGA/Nios-Ⅱ的矩陣運(yùn)算硬件加速器設(shè)計(jì)

作者: 時(shí)間:2017-06-05 來(lái)源:網(wǎng)絡(luò) 收藏

針對(duì)復(fù)雜算法中量大,計(jì)算復(fù)雜,耗時(shí)多,制約算法在線(xiàn)計(jì)算性能的問(wèn)題,從硬件實(shí)現(xiàn)角度,研究基于/Nios-Ⅱ的設(shè)計(jì),實(shí)現(xiàn)矩陣并行計(jì)算。首先根據(jù)的算法分析,設(shè)計(jì)了矩陣并行計(jì)算的硬件實(shí)現(xiàn)結(jié)構(gòu),并在Modelsim中進(jìn)行功能模塊的仿真,然后將功能模塊集成一個(gè)自定制組件,并通過(guò)Avalon總線(xiàn)與NiosⅡ主處理器通信,作為。最后在芯片中構(gòu)建SoPC系統(tǒng),并在A(yíng)ltera DE3開(kāi)發(fā)板中進(jìn)行矩陣實(shí)時(shí)計(jì)算測(cè)試。測(cè)試結(jié)果驗(yàn)證了基于/Nios-Ⅱ矩陣運(yùn)算的正確性、可行性以及較高的計(jì)算性能。

基于FPGA_Nios_的矩陣運(yùn)算硬件加速器設(shè)計(jì).pdf

本文引用地址:http://m.ptau.cn/article/201706/349135.htm


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