5.1版圖設計

5.1.1數(shù)模混合信號電路版圖設計

版圖設計是集成電路的物理實現(xiàn)，是電子系統(tǒng)和工藝間的橋梁?？偟恼f來，版圖設計以減少芯片面積、提高電路性能、節(jié)省設計費用為目標。對于電源管理芯片而言，由于對電路性能要求比較高，采用自上而下的分層設計方法，能夠更有效地實現(xiàn)縮小芯片面積，降低制造成本。

自上而下是指從電路圖或邏輯圖設計版圖。首先，要對電路或邏輯進行分析，主要分析對系統(tǒng)性能、版圖面積或芯片布局起很重要作用的關鍵部分。然后，開始布局設計，解決電路或邏輯圖中的每個功能單元在版圖中位置的擺放、壓點分布、電源線、地線以及主要信號線的走向等。完成分層布局后，接下來則采取自下而上的方法，從元器件級到子單元，再由子單元到單元，直至完成整個芯片設計。需要指出的是，在電路或邏輯設計之初，不一定對版圖結構進行深入考慮，甚至有些是不可預料的。因此，版圖設計是暴露出的問題，要求電路設計還要進行重新修改或對電路參數(shù)進行調整，而且往往這需要多次反饋才能滿足要求。

在混合信號電路版圖設計中，除可以采用一些常見的設計方法來實現(xiàn)性能、面積的雙贏外，還有一些重要的因素必須認真考慮，比如噪聲。影響噪聲的主要因素有：開關引起的電源噪聲、通過襯底引起的耦合、芯片連線層次的內連線耦合及包括了封裝寄生效應在內的I/O耦合。幾乎所有模擬電路都會由于數(shù)字電路噪聲而惡化，現(xiàn)有的技術可以盡量減小噪聲的影響，但是無法完全消除噪聲[116]。

在混合信號電路中，由于電源線的電阻和電感，當邏輯模塊的開關電流將引起電源電壓的擾動，所以在設計中必須加以重視。如果模擬電路和邏輯電路的電源線是共用的，則必然要受到電源擾動的影響。在電路設計層次，正如前一章提出的，降低電源電壓噪聲的影響本質上是降低電路與電源電壓的相關性，這可以設計高PSRR的電路實現(xiàn)；在版圖設計層次，則可以將模擬和邏輯電源線分開，減小電源擾動影響，但是這種方法顯然將給版圖設計電源線分布和設計驗證階段增加了額外的難度。而降低電源總線上的串聯(lián)電阻和電感能有效地降低電源噪聲，這需要在芯片級布局將電源線均勻分布或是使電源線寬度或沿線通孔最大。

而且，有必要對模擬電路電源總線仔細設計，以使邏輯干擾效應降到最小。

5.1.2系統(tǒng)版圖

系統(tǒng)版圖設計中，除要注意上述所提出的混合電路版圖設計中的共性問題以外，還要對系統(tǒng)中的一些特殊器件版圖作專門考慮，如PNP管的實現(xiàn)、高壓管的版圖設計等。

圖5.1.1給出了縱向襯底NPN管的剖面圖及版圖結構。當基極和集電極同時接電源電壓VDD端時，則從發(fā)射極可以輸出一個相對于V DD的V BE。圖5.1.2所示的則是系統(tǒng)所用高壓、低壓管的剖面圖。低壓管的工作電壓在0V～5V，高壓管的工作電壓可以在0V～30V間變化。



圖5.1.3給出了系統(tǒng)版圖。芯片占用面積為0.77mm 2。圖中可見，電阻所占面積較大。原因在于，為了降低電路靜態(tài)功耗，取樣電路和電壓基準源中采用的電阻面積較大，而且為了達到高精度電壓檢測，必須采用Trimming工藝調整電阻阻值，這又進一步增大了電阻所占用的版圖面積。



5.2系統(tǒng)后模擬驗證

5.2.1版圖驗證

版圖驗證是版圖設計中一個必不可少的重要環(huán)節(jié)。版圖驗證通常有兩種方法，一種是DRC，ERC和LVS驗證；另一種是DRC，ERC和晶體管級網(wǎng)表提取與開關級模擬驗證。

其中，DRC和ERC是對版圖進行幾何設計規(guī)則和電學規(guī)則檢查，關鍵在于編寫合格的檢查文件，按設計規(guī)則，逐條編寫。LVS檢查又稱網(wǎng)表一致性檢查，即對版圖進行器件及其連接關系進行提取，獲得電路網(wǎng)表，并和原設計的電路圖或邏輯圖進行比較，檢查其一致性。不言而喻，LVS檢查存在一定局限性，對于速度不高、無競爭、分布寄生參數(shù)影響不大的電路，有一定的效果，反之，則需要后模擬驗證。

后模擬（Post-Simulation）的驗證策略是包括從版圖上提取分布寄生參數(shù)在內的仿真驗證。但對于元器件較多的電路，要進行晶體管級的仿真驗證，現(xiàn)有的軟硬件都有些力不從心。因此，后模擬驗證方式不能一概而論，需要根據(jù)電路性質、電路規(guī)模和設計模式選用不同的驗證方式。數(shù)字電路可以根據(jù)規(guī)模大小、功能復雜程度采用開關級或分級邏輯仿真，所用軟件主要采用時鐘驅動算法分析電路結點的邏輯狀態(tài)；模擬電路則一般采用SPICE驗證，利用求解非線性微分方程組的數(shù)值計算方法求解電路方程。由此可知，因為計算方法和輸出結果類型的巨大差異，邏輯仿真和電路仿真不可能完全統(tǒng)一，所以混合信號的仿真問題，在沒有一個統(tǒng)一的進行數(shù)?；旌戏抡嫠惴ǖ那疤嵯?，只能取得模擬精度和速度的折衷。

本文所設計的系統(tǒng)包括了模擬電路和邏輯電路部分，采用的后模擬驗證途徑為，從版圖中提取晶體管及其連線的R、C參數(shù)，在此基礎上進行HSPICE電路仿真。為了解決前面所提到的混合信號模擬問題，在模擬時采用了以下的處理方法，即按照電路仿真方法對整個電路進行性能模擬，但在模擬中做一些必要的假定。另外，采用POWERMILL軟件，在降低仿真精度的基礎上，利用查表方式，快速地對系統(tǒng)進行功能和功耗模擬驗證。

5.2.2后模擬結果

1模擬條件及功能驗證

系統(tǒng)后模擬所用的電路圖如圖5.2.1所示，若沒有特殊說明，判斷CO、DO端是否為高電平的依據(jù)為CO、DO電壓是否高于外接NMOS管的閾值電壓1V.系統(tǒng)仿真同時采用了POWERMILL及HSPICE的驗證方法。

圖5.2.2~5.2.3都是HSPICE仿真的結果。其中，圖5.2.2給出了過充電保護和釋放模擬波形，結果表明在充電過程中，當電源電壓V_DD升高到過充檢測電壓V_CU時，CO端將經(jīng)過適當延時后降為低電平，切斷充電回路；當V_DD下降到過充釋放電壓V_CL時，CO端將立即轉為高電平。在整個過程中，因為電源電壓一直高于過放檢測電壓V DL，所以DO端一直保持高電平，允許系統(tǒng)放電。圖5.2.3則是過放電保護和釋放模擬結果，圖中表明，在放電時當V DD低于V DL時，DO端將經(jīng)過一定的延時后降為低電平，禁止系統(tǒng)再進一步放電；當V DD上升到高于過放釋放電壓V DU時，DO端及時轉變?yōu)楦唠娖?。同樣，在整個過程中，CO一直為高電平。需要指出的是，為了減少模擬時間，延時時間直接在網(wǎng)表中設定，設定的時間比實際延時要短。電路檢測到非正常信號后的延時另外用POWERMILL模擬。



圖5.2.4給出了放電過程中，三級過流檢測和保護的HSPICE仿真結果，圖（a）、（b）、（c）中分別對應過流1、過流2和短路保護情況。由圖5.2.4（a）、（b）可知，當放電電流檢測端VM電壓高于150mV、500mV時，比較器輸出Vcomp_oct1和V comp_oct2立即翻轉，分別延時6.35ms、1.61ms后，放電控制端DO降為低電平，關斷放電回路；從圖5.2.4（c）還得到，當VM上升比V DD低1.1V時，延遲0.58μs后，短路保護開始起作用，及時關斷放電回路。



圖5.2.5是非正常充電電流檢測及保護的HSPICE功能仿真圖。當在低電池電壓下充電的過程中，VM降到-1.3V，比較器輸出V out及時翻轉，而此時V DD仍比較低，所以CO仍保持高電平，允許充電器繼續(xù)對電池充電，而在延時2ms后，DO才由低電平轉為高電平，允許電池接負載放電。圖5.2.6則給出了電路在過放狀態(tài)下進入Power Down狀態(tài)，并在開始充電時退出Power Down的模擬曲線。



2電學參數(shù)比較

考慮了五種工藝漂移、溫度變化（-5°C～55°C）、電源電壓變化后，整個芯片的HSPICE/POWERMILL后模擬結果見表5.1和表5.2.表中還給出了中高精度的S82系列產品的指標對比。






由表5.1和表5.2可見，和文獻報道的同類先進產品指標相比，本設計的電學參數(shù)性能均達到設計要求，檢測電壓和延時精度優(yōu)于文獻指標。另外，在有負載或充電器情況下，由于采用了動態(tài)功耗管理技術，芯片的電流功耗降低了14%左右，而這方面的指標，尚未見文獻給出?？梢钥隙ǖ氖?，將這種功耗管理技術應用在SBS中，節(jié)省的功耗將更為可觀。

5.3小結在前章提出的電池管理芯片電路實現(xiàn)的基礎上，本章完成了系統(tǒng)的版圖設計和后模擬驗證。首先，介紹了自上而下的版圖設計方法，對本次版圖設計中的重要問題作了討論；其次，結合所用工藝，介紹了系統(tǒng)中的一些特殊器件的制作，完成了整個系統(tǒng)版圖的設計；然后，分析了常用的版圖驗證途徑，介紹了混合信號電路中后模擬所遇到的困難，結合本設計提出了解決方案，并在此基礎上對系統(tǒng)功能、包括功耗在內的性能指標作了仿真驗證；最后，將本系統(tǒng)的驗證結果和文獻報道的同類先進產品作了分析比較，結果表明，在考慮了工藝漂移、溫度變化等因素的影響之后，本芯片能實現(xiàn)所有的設計功能，電學指標達到或優(yōu)于文獻，由于進行了有效的功耗管理，在實際應用中，能節(jié)省14%左右的電流消耗。